PM-OLED屏視頻顯示系統(tǒng)設計*

蔡 俊 ，冉 峰 ，陳章進

（1.安徽理工大學 電氣與信息工程系，安徽 淮南 232001；2.上海大學 微電子研究與開發(fā)中心，上海 200072）

1 引言

有機發(fā)光二極管（OLED）顯示器自1987年被首次報道以來，因其具有薄而輕、高對比度、快速響應、寬視角、高亮度、全彩色、堅固等優(yōu)點，在光電子技術的重要領域，受到了顯示產業(yè)界的重視，也是近幾年來新材料及顯示技術領域研究開發(fā)的一大熱點。作為新一代顯示器件，OLED在手機、個人電子助理、數(shù)碼相機、車載顯示、筆記本電腦、壁掛電視以及軍事領域都具有廣闊的應用前景[1-4]。

OLED器件根據(jù)其驅動方式的不同分為無源驅動（PM-OLED）和有源驅動（AM-OLED）兩種。PM-OLED 器件已經(jīng)進入實用化階段。AM-OLED顯示屏在每個像素的襯底上集成了多個薄膜晶體管（TFT），所以也叫TFTOLED[5-7]。

針對小尺寸OLED屏中的視頻應用，筆者介紹了一種視頻顯示系統(tǒng)的設計。系統(tǒng)基于現(xiàn)場可編程邏輯器件（FPGA），使用硬件描述語言設計了顯示控制電路。它從DVI接口獲取動態(tài)視頻圖像，經(jīng)過圖像尺寸的變換，輸出驅動OLED顯示模塊完成視頻顯示。在設計中，采用了列縮放與行縮放分開處理的結構，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)，占用較少的硬件資源[4-5]。

2 系統(tǒng)結構

所設計的小尺寸OLED屏的視頻顯示系統(tǒng)結構如圖1所示，由以下模塊構成：DVI信號解碼模塊，OLED驅動顯示模塊，F(xiàn)PGA視頻處理模塊和數(shù)據(jù)存儲模塊。其中數(shù)據(jù)接收模塊由DVI接口、SiI1161 DVI數(shù)據(jù)接收芯片、E2PROM和MCU組成，主要完成圖像縮放前的準備工作。系統(tǒng)的視頻輸入信號經(jīng)過DVI接收器芯片SiI1161的解碼，將其轉換成三通道24位RGB數(shù)字視頻信號和行、場同步信號。

DVI接口輸入的圖像分辨力為640×480，幀速為60 f/s（幀/秒），其時鐘頻率為25.175 MHz。為了在小尺寸OLED屏上顯示完整的內容，必須把640×480的圖像轉換為OLED所需的160×128像素點的圖像。在設計中，使用二次縮放的結構對輸入視頻圖像的行列信息分別進行顯示尺寸的變換。

顯示系統(tǒng)的核心控制部分由FPGA及SRAM構成，完成圖像數(shù)據(jù)的接收，并且對數(shù)據(jù)進行實時存儲、縮小、格式轉換等處理。系統(tǒng)采用了低成本、高集成度的Cyclone系列現(xiàn)場可編程邏輯器件，完成視頻數(shù)據(jù)處理的多種任務，提高了系統(tǒng)的集成度和靈活性。

3 模塊電路設計

3.1 圖像縮放處理

本設計選用二次縮放的結構進行縮放內核的設計（見圖2），即“輸入緩沖-列預縮放-預緩存-行縮放”的結構。列預縮放模塊對輸入的像素數(shù)據(jù)做水平方向的縮放。輸入圖像信號經(jīng)過該模塊后，垂直有效區(qū)域不變，水平有效區(qū)域變?yōu)樗箫@示的寬度。

列縮放模塊從先入先出緩存器（FIFO）模塊中串行接收24位RGB信號，并將其存放于計算緩沖區(qū)中；列預縮放模塊調用計算公式和縮放參數(shù)對圖像信號進行縮放，并將結果寫入預緩存模塊；預緩存模塊通過串并轉換將串行RGB信號轉換成為并行的RGB信號，輸出送到行縮放模塊。行縮放模塊對輸入的圖像數(shù)據(jù)做垂直方向的縮放。圖像經(jīng)過該模塊后，水平有效區(qū)域不變，垂直有效區(qū)域變?yōu)樾枰@示的高度。行縮放的結果被送入顯示輸出控制模塊。

3.2 FIFO緩沖存儲器設計

緩沖存儲器用來存儲縮放前后的圖像數(shù)據(jù)信息，在設計中使用了一個異步FIFO和兩個雙端口RAM作為緩沖存儲。其中，異步FIFO作為圖像信息輸入緩沖模塊，兩個RAM分別用于列預縮放緩沖模塊和輸出緩沖模塊。

輸入FIFO緩沖模塊接收來自DVI接收模塊的圖像數(shù)據(jù)信號。電路工作時，一方面將RGB信號與行列位置等信息寫入FIFO，另一方面則預先讀出FIFO中早先存儲的數(shù)據(jù)，送到圖像縮放模塊進行處理。

由于FIFO緩沖模塊的讀寫時鐘不同，因此設計了一個異步雙口FIFO作為數(shù)據(jù)緩沖器，它的寬度為52 bit，深度為512 word（字）。為了保證異步FIFO不出現(xiàn)上溢或下溢現(xiàn)象，必須控制圖像縮放模塊讀取有效像素的速度。因此，在本設計中設置了一個FIFO讀命令rdreqEna，當列預縮放模塊處于列循環(huán)階段時，rdreqEna置1，若FIFO不為空，此時列預縮放模塊從FIFO中讀取圖像數(shù)據(jù)信號。

異步雙口FIFO緩沖模塊由Verilog硬件描述語言設計實現(xiàn)，當數(shù)據(jù)有效信號為有效時，列預縮放模塊才會讀取FIFO中的數(shù)據(jù)，scaler縮放計算所使用的數(shù)據(jù)為一幀視頻圖像信號中的有效像素數(shù)據(jù)。

3.3 預緩存模塊設計

列預縮放模塊的輸出是一行行水平方向上的有效像素數(shù)據(jù)，而根據(jù)縮放比例的不同，時域上行與行間可能存在間斷。而垂直縮放需要相鄰行中同列的數(shù)據(jù)作為輸入來進行插值運算。為了進行垂直方向上的縮放運算，列預縮放模塊的輸出必須進行暫存。預緩沖存儲器就是用來緩存列預縮放模塊的輸出，供行縮放模塊進行垂直方向上的縮放處理。圖3為預緩存模塊的仿真波形。

3.4 行列縮放實現(xiàn)方案

各種插值算法中，最近鄰域法鋸齒現(xiàn)象嚴重，Bezier曲線更適合于外形輪廓設計，樣條曲線、分形算法和雙三次插值效果很好，但是計算量都很大，速度難以滿足實時視頻要求，硬件電路規(guī)模過大。因此作為數(shù)據(jù)前道可行性實驗實現(xiàn)方案而言，采用雙線性插值法，對于縮放比例較小（縮小0.5倍以上或放大3.0倍以下）的情況是完全可以接受的。

用寄存器傳輸級（RTL）結構實現(xiàn)雙線性插值算法時，可采用兩種方法，即像素移交（向前映射）法和像素填充（逆向映射）法，如圖4所示。

像素移交是將輸入圖像的像素灰度值逐個轉移到輸出圖像中，但是輸出像素坐標不是整數(shù)，并且縮小變換時，輸出像素將由4個以上輸入像素決定，放大變換會漏掉部分輸出像素。因此，對于雙線性插值算法，考慮使用像素填充法，逐像素、逐行地輸出圖像，每個像素值最多由4個輸入像素值決定。實際處理時，先進行垂直線性插值，將結果存入FIFO，然后再進行水平線性插值。

尺度變換包括4個功能子模塊，分別為尺度預處理變換、FIFO、垂直尺度變換和水平尺度變換。尺度預處理根據(jù)像素填充法，計算出輸出像素點所對應的坐標，坐標的整數(shù)部分就是視頻數(shù)據(jù)的像素點，坐標的小數(shù)部分就是要進行插值計算的點。先將整數(shù)部分的點存入列FIFO，然后將小數(shù)部分進行垂直尺度變換，將所得的整列結果存入行FIFO。每當存儲完兩行，則進行水平尺度變換，得到的數(shù)據(jù)即為視頻輸出。圖5為尺度變換模塊的一種實現(xiàn)框圖。圖6是尺度變換模塊的仿真波形圖。

3.5 OLED顯示模塊

本設計采用型號為DD-160128FC-2A的160×128點陣彩色PM-OLED顯示模塊，由2.8 V和14 V兩組電源供電。該模塊使用單片OLED顯示驅動控制器SEPS525F0A，完成行驅動、列驅動和顯示控制功能。驅動控制器內嵌160×128×18 bit的動態(tài)隨機存儲器（DDRAM），幀速在75～150 f/s內可調，能夠顯示262k色，具有微處理器接口、RGB接口和豐富的軟件功能。值得注意的是，當使用RGB模式時，D[17:12]，ENABLE，DOTCLK，HSYNC和VSYNC引腳需要按照6 bit RGB接口指令來操作。否則，后4個引腳要送低電平，同時VSYNCO引腳要懸空[4]。

4 小結

本系統(tǒng)主控芯片采用了低成本、高集成度的Cyclone系列現(xiàn)場可編程邏輯器件，使用Verilog硬件描述語言由頂向下設計，可移植性好，通用性好。在Quartus-II軟件中,對所設計的160×128點陣OLED屏的控制電路進行了仿真。試驗結果表明，基于FPGA設計的視頻驅動器，能夠獲得理想的控制信號時序，實現(xiàn)對OLED屏的顯示控制。

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