軟件無線電接收機多速率信號的多段處理方法研究

摘 要:在軟件無線電數字接收機中，為了支持多種速率的信號處理，通常采用分數倍重采樣，在硬件實現時，非常耗時和耗資源，這也成為軟件無線電數字接收機的難點。在分析傳統實現模型的基礎上，提出一種基于整數倍重采樣的新方法，即按照一定的分段方法，實現多速率的多段動態處理，可以避免分數倍重采樣，節省運算時間和硬件資源。通過Matlab仿真證明，該方法性能良好，實用可行，可以用于數字接收機的多速率處理系統，在其工程實現上有較大的參考意義。

關鍵詞:多速率處理;整數倍重采樣;分數倍重采樣;數字接收機

中圖分類號:TN911文獻標識碼:A

文章編號:1004-373X(2010)01-046-04

Research on Multi-stage Multi-rate Processing for SDR Receiver

WANG Jiang，YAO Yuancheng

(School of Information Engineering，Southwest University of Science and Technology，Mianyang，621002，China)

Abstract:Generally，non-integer re-sampling is used in a digital software radio receiver to support multi-rate signal processing，and it is very time-consuming and resource-consuming when implementing the hardware，which has also become a difficulty for the digital software radio receiver.On the basis of a traditional implementation model，a new implementation method，to realize multi-rate multi-stage processing according to a certain segmenting method is proposed，thus non-integer re-sampling can be avoided，the calculating time and hardware resource can be saved.Matlab simulation shows that the method is practicable and feasible，it can be used for a multi-rate processing system of a digital receiver.

Keywords:multi-rate processing;integer re-sampling;non-integer re-sampling;digital receiver

0 引 言

基于軟件無線電[1]的多速率數字接收機，現階段的常規做法是采用中頻直接帶通采樣[2]，下變頻，重采樣降速，再解調。由于碼元速率按一定步長可變，而A/D器件的采樣率固定，為了使速率匹配，必然導致采用分數倍的重采樣降速系統。分數倍的重采樣模塊由內插器、抽取器，以及各種濾波器組構成，在全系統中最耗時，也最耗資源。在文獻[3]中，作者把降速分成了兩個部分實現，首先完成大倍數的整數倍轉換，然后再分數倍重采樣。現階段很多論文提出的優化措施，主要是利用多速率信號處理技術，以提高分數倍重采樣的實現效率。本文針對多速率信號處理中分數倍抽取耗時耗資源的難點，通過對數據率分段和變載波設計作了分析和仿真，提出一種基于整數倍重采樣全新的實現方法，避免了使用耗時耗資源的分數倍重采樣系統。

在該方法的研究過程中，假設系統信號的采樣率為120 MSPS，調制方式為BPSK調制，碼元率為0.1~2 Mb/s(以0.1 Mb/s為步長)，則按照本文的實現方法，可以通過參數配置使系統擴展支持0.01~2 Mb/s(以10 Kb/s為步長)的碼元率。

1 傳統分數倍重采樣原理及存在的問題

在多速率數字接收機中，分數倍重采樣系統完整信號流程如圖1所示。

圖1 分數倍重采樣系統信號流程圖

圖1中，A/D采樣率fs=120 MSPS，通過分數倍抽取系統后，得到采樣率為fsd的信號。調制后信號的最高頻率fmax(n)=2fc(n)，fc(n)為第n個調制載波。對多速率的支持主要體現在分數倍抽取模塊中[4]。如果按照常規做法，需要保證數字重采樣以后采樣率為載波頻率的整數倍，即傳統分數倍重采樣后的采樣率fsd必須滿足兩個條件:

(1) fsd要滿足載波頻率的整數倍;

(2) fsd要盡可能的小，但至少要為4fmax，滿足這兩個條件的最小值為4fmax。

分數倍抽取存在以下三個問題:

(1) 由于分數倍抽取的常規做法是先內插再抽取。I/D倍抽取的實質是首先內插，存儲原始信號的n個點，通過一定的插值函數，實時計算相鄰點之間的I-1個點。然后以D個點保留一個點的方式進行抽取，若是以DSP方式實現，則非常耗時;若是以FPGA硬件并行方式實現，則耗資源。

(2) 分數倍抽取系統中，大量的點是使用內插函數實時計算的，因此內插函數性能的好壞關系到內插值的準確性，從而影響輸出信號的精度。

(3) 分數倍抽取系統所用的時鐘是由DDS產生的，理論上可以產生任意所需要的時鐘，但是由于精度問題，時鐘難免有偏差，因此穩定性不好。

2 一種基于整數倍重采樣的改進措施

圖2為基于整數倍抽取的重采樣系統信號流程圖。對比圖1和圖2可以看出，兩種方案的不同點在于:基于分數倍重采樣的系統，解調時使用的本地載波頻率控制字是固定的;基于整數倍重采樣的系統，解調時使用的本地載波頻率控制字是根據不同碼元率變化的。雖然后者使用的K值個數多，但卻可以在系統正常運行前，通過外部存儲器調用配置，省去了實時計算插值的模塊。整數倍重采樣對多速率的支持主要體現在可變頻率控制字K上，K會隨碼元速率的改變而變化，通過調用外部存貯器的K值，便可實現多速率的解調。

圖2 整數倍重采樣系統信號流程圖

在整數倍重采樣中，只需要滿足一個條件，即fsd要盡可能的小，fsd≥fmax。整數倍重采樣可以很好地避免分數倍重采樣的缺點。

(1) 不用內插器。可節省大量時間或資源;

(2) 不用內插函數。重采樣后的點都是相對精確的點(都來自A/D);

(3) 整數抽取系統所用的時鐘也是由DDS產生。由于所需時鐘和晶振是整數倍關系，故數字器件中實現整數倍的分頻始終是相對精準的。

3 具體的改進設計方法

由于支持的速率比較多，不可能對每一種支持的速率帶寬設計相應的抽取因子，因此需要按照一定的原則進行分段歸類，目的在于減少抽取因子的數量和降低重采樣系統的設計復雜度。抽取因子以及對多速率支持的分段設計主要體現在兩方面。一是按一定原則的碼元率分段設計;二是按工作頻率可變的解調載波設計。

3.1 速率分段的依據

如圖3所示，重采樣替代模型是數據率分段的前提。假設信號x(n)中最高頻率fmax=1.7 MHz，A/D采樣率為120 MSPS，則降速后，如果按照4fmax的采樣率輸出，則為6.8 MSPS。其中，問題的難點在于從120 MSPS轉換到6.8 MSPS，抽取因子D=120/6.8=17.647(小數)，這必須使用分數倍抽取。如果按照8 MSPS的采樣率輸出，就使抽取因子D=120/8=15(整數)，兩者含有的信號沒有實質上不一樣，只是后者比前者的采樣率高一些，但是它們的速率都是比較低的，即兩者調制信號含有的信息是相同的，惟一不一樣的是采樣率。根據這個模型，可以把所有分數倍重采樣都用最接近的整數倍重采樣來代替[6]。

圖3 重采樣替代模型

3.2 發射端的碼元率，頻譜關系

在發射端，調制采用BPSK方式，由于系統對調制后的帶寬有限制，因此載波不能隨意設計，在此假設一個碼元對應一個載波周期。由于碼元速率是可調的，因此載波周期也是可調的，如表1所示。例如，當碼元率R=0.8 Mb/s時，調制載波頻率fc=0.8 MHz，這樣才可以讓一個碼元符號和一個載波周期相乘運算。

3.3 重采樣后按采樣率分段設計

在接收端，用一個120 MSPS的A/D采樣器進行帶通采樣，然后進行下變頻轉換到零中頻，此時的信號是調制后的信號，即含有碼元信息和調制載波的信號。由于120 MSPS采樣率非常高，不利于后續的解調處理，因此必須對它進行降速處理。降速原則是在不失真的前提下盡量降低速率。由于每一種碼元速率調制后的信號頻譜寬度都是不一樣的，因此按照奈奎斯特定理，最大抽取比也是不一樣的。從表1可以看出，系統支持的最大速率為2 Mb/s。調制后信號的最大頻率fmax=4 MHz;而最低速率為0.1 Mb/s，調制后信號的最小頻率fmax=0.2 MHz。

調制后信號的最大頻譜fmax變化0.2~4 MHz(以0.2 MHz為步長)。為了解調性能良好，以4fmax的速率輸出，這樣可以保證調制后信號一個周期至少4個點[5]。因此120 MSPS的數據率就會被降速為0.8 MSPS為步長，從0.8~16 MSPS。而抽取因子如表2所示。表2中的理論數據率在理論上是可行的，但是在實際硬件設計的時候會出現一些實現上的問題，如數字硬件設計中不容易從一個固定晶振產生輸出任意數據率的若干個時鐘(不穩定，精度也有一定影響)，比如使用120 MHz晶振產生表2中的5.6 MHz，11.2 MHz，在數字器件中實現起來比較麻煩。抽取因子出現了小數，這也不易實現。

通過大量的分析計算，找到一種以數據速率分段為基礎的設計方法。由于數字器件中獲得時鐘的常用方式是數字分頻器，它只能精確得到整數倍分頻，例如把120 MHz晶振2分頻，就為60 MHz，3分頻就為40 MHz。為了更有通用性，可以設計為2的N次方分頻[7]，通過計算會得到120 MHz/2，120 MHz/4，120 MHz/8，120 MHz/16，120 MHz/32，120 MHz/64，120 MHz/128這些數據率。以此為標準把數據率分段，得到如表3所示的輸出數據率，即當碼元率為0.1 Mb/s時，理論輸出數據率為4fmax=0.8 MSPS，實際輸出數據率為1.875 MSPS;當碼元率為0.2 Mb/s時，理論輸出數據率為4fmax=1.6 MSPS，實際輸出數據率仍然為1.875 MSPS;當碼元率為0.3 Mb/s時，理論輸出數據率為4fmax=2.4 MSPS，實際輸出數據率為3.75 MSPS，后面的數據以此類推。這樣原本20個抽取因子被縮減到

5個，原本所需的20個時鐘也被縮減到5個，最重要的是這5個時鐘可以很容易地通過分頻得到。詳細的分段數據結果如表2中分段后數據率和分段后抽取因子所示。

3.4 工作頻率變化的載波設計

由于載波周期和碼元周期是一致的，因此在設計本地載波的時候，就需將其設計成可以通過設置改變頻率的載波。計算數字波形發生器[8]的公式為:

Fout=FclkK/2N

式中:Fclk為數字波形發生器的工作頻率;K為頻率控制字，通過設置它可以得到所需的頻率;2N為存儲點的個數，也為地址個數。因此，若知道了Fout和Fclk，就可以算出K值。對于多速率的支持，可以先把所需要的載波頻率計算一次，求出若干個K值，存儲起來，等待調用。由于載波為0.1~2 MHz(以0.1 MHz為步長)，就需要計算出20個K值，計算結果如表3。K是在N=16時算出的。當碼元率為0.3 Mb/s時，120 MSPS的數據(fmax=0.6 MHz，4fmax=2.4 MHz)通過D=32倍降速變成3.75 MSPS。此時，數字波形發生器的工作時鐘也由3.75 MHz提供，產生0.3 MHz的載波(載波周期和碼元周期一樣)，即Fout=0.3 MHz，Fclk=3.75 MHz。由此可計算出K=5 243。其他的依此類推，詳細數據如表3所示。

表1 各種碼元速率，對應的載波，調制后fmax關系圖

參數類型各速率對應的相關參數范圍

碼元速率R /Mb/s0.10.20.30.40.50.60.70.80.91

調制載波fc /MHz0.10.20.30.40.50.60.70.80.91

調制后信號最大頻率fmax /MHz0.20.40.60.811.21.41.61.82

碼元速率R /Mb/s1.11.21.31.41.51.61.71.81.92

調制載波fc /MHz1.11.21.31.41.51.61.71.81.92

調制后信號最大頻率fmax /MHz2.22.42.62.833.23.43.63.84

表2 各種速率和對應的理論抽取因子關系表

參數類型各速率對應的相關參數范圍

理論數據率fsd=4fmax /MSPS0.81.62.43.244.85.66.47.28

理論抽取因子D=120/fsd 150755037.5302521.418.716.715

分段后數據率f′sd /MSPS1.871.873.753.757.57.57.57.57.515

分段后抽取因子D=120 /f′sd 6464323216161616168

理論數據率fsd=4fmax /MSPS8.89.610.411.21212.813.614.415.216

理論抽取因子D=120 /fsd13.612.511.510.7109.388.88.37.87.5

分段后數據率

f′sd /MSPS15151515151515153030

分段后抽取因子D=120 /f′sd8888888844

表3 本地載波發生器參數設置表

參數類型各速率對應的相關參數范圍

載波fc / MHz0.10.20.30.40.50.60.70.80.91

輸出數據率f′sd/MSPS1.8751.8753.753.757.57.57.57.57.515

K3 4956 9915 2436 9914 3695 2436 1176 9917 8644 369

載波fc /MHz 1.11.21.31.41.51.61.71.81.92

輸出數據率f′sd/MSPS15151515151515151530

K4 8065 2435 6806 1176 5546 9917 4277 8644 1514 369

4 仿真結果分析

在Matlab仿真軟件上選擇了碼元率為0.3 Mb/s，1.2 Mb/s，和1.7 Mb/s這三個速率依次作了仿真。假設碼元信號為[1 0 1 1 0 0 1 0 1 0]，它對應的BPSK信號如圖4所示。三種速率的調制信號經過降速、解調后，判決之前的信號分別如圖4~圖6所示。

圖4 碼元信號BPSK圖

圖5 R=0.3 Mb/s，D=32時的仿真結果

圖6 R=1.2 Mb/s，D=8時的仿真結果

圖7 R=1.9 Mb/s，D=4時的仿真結果

從圖4~圖6中已經可以較明顯地看出碼元信息，再經過判決器，則能較好地恢復碼元信號。這也證明了該方法的可行性較高。但由此發現，當碼元率為1.9 Mb/s和2 Mb/s時，在同一工作時鐘下，載波對應的K值分別為4 151和4 369，這兩個值很接近，這樣使得精度不夠。因此，如果要提高精度，就要提高不同K值之間的間隔，較好的辦法就是提高載波間隔[9]。這里使用的是一個碼元周期對應一個周期的載波，如果要提高精度，可以使一個碼元周期對應n個周期。但是問題也隨之而來，它使得調制后的信號的最高頻率fmax增大，對帶寬要求也增加了。因此需要在兩者之間折衷考慮，或者可以當較低速率時，可以使一個碼元對應n個周期;當較高速率時，可以使一個碼元對應1個或者2個周期，這樣也可以達到不錯的效果。值得提出的是，按照本文所述的方法可以把支持的碼元率擴展到0.01~20 Mb/s(以10 Kb/s為步長)，需要改動的是載波對應的K值，如果計算后得到的K值間隔比較小，應該考慮增大載波生成的N值[10]。

5 結 語

由于受當前數字器件運行速度的限制[10]，理想軟件無線電的實現還有一定難度，還不可能直接對高速采樣出來的采樣值進行運算，因此多速率的降速在軟件無線電接收機設計具有非常重要的意義。由于要對多速率的支持，把所支持的數據率分段和變載波的設計是一個很關鍵的問題。它的好壞直接影響接收機的后續解調性能。本文從硬件實現難度的角度出發，分析了多速率支持的難點所在，提出了一個實用的解決方案，并通過Matlab軟件仿真，取得了良好的效果，在工程實現上有較大的參考意義。

參考文獻

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