16-Bit三階級聯(lián)結(jié)構(gòu)Sigma-Delta調(diào)制器的設(shè)計

摘 要:設(shè)計一款可應(yīng)用于壓力傳感器的高精度三階2-1級聯(lián)結(jié)構(gòu)Sigma-delta調(diào)制器。Matlab Simulink建模仿真表明，信號帶寬為500 Hz，過采樣率為128的情況下，該調(diào)制器信噪比高達(dá)119 dB。通過對調(diào)制器非理想因數(shù)的分析，采用典型的0.35 μm工藝整體實(shí)現(xiàn)該調(diào)制器，并用Spectre仿真，電路信噪比可達(dá)106.2 dB，高于16位要求的98 dB，整個調(diào)制器的功耗約為7 mW。

關(guān)鍵詞:Sigma-Delta調(diào)制器;Simulink行為建模;信噪比;開關(guān)電容電路

中圖分類號:TN710文獻(xiàn)標(biāo)識碼:B

文章編號:1004-373X(2010)04-012-04

Design of 16-Bit Third Order Cascade Sigma-Delta Modulator

LI Wei，LI Kaihang，WANG Liang

(Xiamen University，Xiamen，361005，China)

Abstract:A third order single bit 2-1 cascade sigma-delta modulator which can be applied to pressure sensor is presented.The sigma-delta modulator design flow contains system level and circuit level design.The oversampling ratio is 128 and signal bandwidth is 500 Hz.SNR achieves 119 dB by means of behavior modeling simulations with Matlab Simulink and exceeds 106 dB under circuit level.The whole modulator power consumption is estimated around 7 mW.

Keywords:Sigma-Delta modulator;Simulink behavior modeling;SNR;SC circuits

0 引 言

隨著集成電路技術(shù)高速發(fā)展，Sigma-Delta ADC因?yàn)槠鋵に嚪抢硐胍蛩乜垢蓴_能力強(qiáng)和數(shù)字CMOS工藝兼容性好，以及高精度的特點(diǎn)，而廣泛地應(yīng)用于中低速的ADC中。Sigma-Delta利用的關(guān)鍵技術(shù)是過采樣和噪聲整形[1]。假定量化器的量化噪聲與信號的統(tǒng)計特性無關(guān)時，量化器產(chǎn)生的量化噪聲被視為白噪聲，功率為一定值，而由于過采樣的作用，量化噪聲頻譜被展開為原來的OSR倍，其中OSR為過采樣率，因此，整個信號帶內(nèi)的噪聲減小至原來的1/OSR倍，提高了信噪比。但僅靠提高過采樣率達(dá)到高精度將導(dǎo)致采樣頻率過高而使得電路難以實(shí)現(xiàn)。噪聲整形技術(shù)可以讓有用的低頻信號安全通過或是僅延遲幾個采樣周期，而對于噪聲則是高通的，整個噪聲被整形移至高頻，最后則需要通過數(shù)字抽取濾波器進(jìn)行低通濾波濾掉高頻噪聲，這樣使得Sigma-delta技術(shù)在高精度的ADC應(yīng)用得以實(shí)現(xiàn)。由于壓力傳感器除了在傳統(tǒng)汽車、工業(yè)、醫(yī)療等領(lǐng)域的大量應(yīng)用，還將在越來越多的消費(fèi)領(lǐng)域應(yīng)用，對ADC的性能，功耗，精度提出越來越高的要求。因此這里將設(shè)計一款可用應(yīng)于壓力傳感器ADC的高精度Sigma-Delta調(diào)制器，從系統(tǒng)建模，參數(shù)的選定，非理想因素的影響來分析實(shí)現(xiàn)調(diào)制器整體電路。

1 建模與仿真

Sigma-Delta調(diào)制器的結(jié)構(gòu)從量化器的位數(shù)上可分為一位量化器調(diào)制器和多位量化器調(diào)制器;從結(jié)構(gòu)上分又可以分為單環(huán)路(Loop)結(jié)構(gòu)和級聯(lián)(Cascade)結(jié)構(gòu)[2]。所有這些結(jié)構(gòu)的信號噪聲傳輸函數(shù)都可表示為[3]:

Y=Z-L#8226;X+(1-Z-1)L#8226;E(1)

式中:Y為調(diào)制器輸出信號;X為輸入信號;E為量化噪聲;L為調(diào)制器的階數(shù)。由式(1)可得到當(dāng)過采樣率為M，量化器位數(shù)為B時，理想情況下信噪比(SNR)為[1]:

SNR(dB)=10log1032#8226;2L+1π2LM2L+122B-1(2)

多位量化器的采用可以增加信噪比，還可以提高系統(tǒng)的穩(wěn)定性。但由于其對反饋回路的D/A線性度要求極高，設(shè)計電路復(fù)雜，一般采用1 b量化器，由一個簡單比較器就可以勝任。高階Loop結(jié)構(gòu)其穩(wěn)定性很難保證，實(shí)際得到的性噪比將比式(2)預(yù)測的小很多[4]。綜合以上分析及考慮到該設(shè)計為16 b精度，確定調(diào)制器為過采樣率為128 b/s，結(jié)構(gòu)為級聯(lián)，階數(shù)為3的2-1cascade結(jié)構(gòu)。如圖1所示[5]:當(dāng)取a1=a2=a3=b1=1，a4=b2=b3=2，c1=c2=1，d1=1，d2=2時，得到的輸出將滿足式(1)，除了噪聲傳輸函數(shù)變?yōu)槭?1)中的兩倍，相對理想信噪比減小10lg 2=3 dB，影響不大。但這種系數(shù)的設(shè)置將使得積分器的輸出可能是量化器輸出的好幾倍，對運(yùn)算放大器的擺幅要求過大，導(dǎo)致過載信號XOL很小。為避免這種情況將在不改變傳輸函數(shù)式(1)的情況下，對量化器前的系數(shù)進(jìn)行成倍縮減。如圖1右下角所示:第“~”步，當(dāng)a1，a2由1縮小10/3倍至0.3，a3應(yīng)由1放大10/3倍至10/3;第“@”步，當(dāng)a3，a4縮小20/3倍，a3由10/3變?yōu)?.5，a4由2變?yōu)?.3，此時c1，b1應(yīng)放大20/3倍，c1，b1由1變?yōu)?0/3，但由于1 b量化器只檢測輸入信號的極性，其增益可以使任意的，c1的值并不重要;第“#”步，b1，b2，b3縮小20倍，b1由20/3變?yōu)?/3，b2，b3由2變?yōu)?.1，此時c2應(yīng)放大20倍，由1變?yōu)?0，但由于第二級量化器同樣為1 b，c2的值也不重要。經(jīng)過大量仿真表明，SNR可達(dá)119 dB。

圖1 3階2-1cascade調(diào)制器及其系數(shù)縮放

2 主要非理想因素分析

調(diào)制器中非理想因素除量化噪聲外，還包含熱噪聲(Thermal Noise)、閃爍噪聲(Flicker Noise)、時鐘抖動(Clock Jitter)以及其他類型非理想因素，如運(yùn)算放大器直流增益、帶寬、擺率、建立時間等[6]。由于該設(shè)計屬于低頻應(yīng)用，故主要考慮熱噪聲與閃爍噪聲、時鐘抖動和運(yùn)算放大器單位增益。

2.1 熱噪聲與閃爍噪聲

熱噪聲的產(chǎn)生是由載流子的隨機(jī)運(yùn)動造成的。如圖2所示，在開關(guān)電容取樣電路中，當(dāng)開關(guān)導(dǎo)通時，等效于取樣電容Cs串聯(lián)一個開關(guān)導(dǎo)通時等效電阻RON。在取樣過程電荷轉(zhuǎn)移時，會在輸出端輸出電阻產(chǎn)生的熱噪聲。在后半周期開關(guān)關(guān)閉時熱噪聲伴隨采樣信號存儲在采樣電容Cs上，差生誤差。

圖2 取樣開關(guān)電阻熱噪聲模型

熱噪聲一般可表示為:

V2N=4kTRON(3)

熱噪聲經(jīng)過采樣電路RC濾波后可寫成:

V2N=∫∞04kTRON1+(2πfRONCs) df=kTCs(4)

式(3)、(4)中:k為波爾茲曼常數(shù);T為絕對溫度系數(shù)。可看出熱噪聲雖然由RON產(chǎn)生，但結(jié)果卻與RON無關(guān)，而與采樣電容成反比。閃爍噪聲也稱成為1/f噪聲，可以通過增大輸入管尺寸，采取P管作為輸入管等方法降低[7]。

2.2 時鐘抖動噪聲

開關(guān)電容電路(SC)在每個時鐘周期實(shí)現(xiàn)一次采樣電容與積分電容之間的電荷轉(zhuǎn)移。實(shí)際上，當(dāng)模擬信號被采樣后，時鐘周期的變化不會對SC電路性能產(chǎn)生影響，因此時鐘抖動對SC電路影響僅僅是發(fā)生在采樣時刻。采樣時鐘的抖動會導(dǎo)致采樣不均，增加量化器輸出噪聲能量，這種噪聲的幅值是輸入信號和時鐘抖動的統(tǒng)計特性函數(shù)，因此，整個抖動噪聲將因高的過采樣率而減小[8]。

2.3 積分器的直流增益

一個理想積分器的轉(zhuǎn)移函數(shù)可表示為:

H(z)=z-1/(1-z-1)(5)

式中，假設(shè)積分器采用一個理想的運(yùn)算放大器，也就是直流增益無限大。但實(shí)際電路直流增益為有限值，這將導(dǎo)致積分器電荷轉(zhuǎn)移的不完全，這時式(5)將可改寫為考慮泄露積分器轉(zhuǎn)移函數(shù):

H(z)=z-1/(1-αz-1)(6)

式中:有限直流增益A0為:

A0=1/(1-α)(7)

這種有限直流增益將導(dǎo)致信號帶內(nèi)噪聲的增加，導(dǎo)致調(diào)制器精度無法提高。

3 積分器的設(shè)計

Sigma-Delta設(shè)計的核心部分為積分器，本文積分器采用傳統(tǒng)的全差分開關(guān)電容電路實(shí)現(xiàn)。這里為了論述簡潔易懂，選用單端進(jìn)行說明，如圖3(a)所示[9]，L1，L2為兩相不交疊時鐘信號。

圖3 積分器及模擬減法實(shí)現(xiàn)

在時鐘信號周期t(n-1)到t(n)期間，當(dāng)L2為高電平時，L1為低電平:S1，S3閉合，此時S2，S4打開，采樣電容Cs對輸入信號采樣，Cs與積分電容Ci上電荷分別為式(8)和式(9)所示:

qs(n-1)T=CsVIN(n-1)T(8)

qi(n-1)T=CiVOUT(n-1)T(9)

緊接著L1為高電平，L2為低電平，S1，S3打開，S2，S4閉合，Cs兩端電位相等，電荷全部轉(zhuǎn)移到Ci上，進(jìn)行電荷的累加積分，此時Ci上電位為:

VOUT(n-1/2)T=CsCiVIN(n-1)+VOUT(n-1)T(10)

在t(n-1/2)~t(n)時間內(nèi)，VOUT電壓將不再變化，有VOUT(n-1/2)等于VOUT(n)，式(10)可以改寫為:

VOUT(n)T=CsCiVIN(n-1)+VOUT(n-1)T(11)

利用z變換，由式(11)可得到積分器轉(zhuǎn)移函數(shù):

VOUT(z)=CsCi#8226;z-11-z-1VIN(z)(12)

這正是所需要的積分函數(shù)，可以看出，Cs/Ci就是積分器前的系數(shù)。

模塊中反饋用的是減法，減法原理如圖3(b)所示。S1，S4閉合;S2，S3打開時，假設(shè)Vf是個正電壓，Cf左邊電容將產(chǎn)生負(fù)電荷，根據(jù)電荷守恒原理，Ci右邊要產(chǎn)生等量的正電荷，當(dāng)S1，S4打開，S2，S3閉合，電容Cs放電，等待下一次減法。于是有:

VOUT(n)=VOUT(n-1)-Vf(n-1)(13)

由前邊的分析可知，Cs的選取決定開關(guān)熱噪聲的大小。Cs取值越小，噪聲將越大，取值越大，將浪費(fèi)版圖面積。根據(jù)信噪比要求，該設(shè)計第一級的采樣電容取0.6 pF，第二，三級積分電容分別為0.9 pF，3 pF，見圖4。為滿足增益和輸出擺幅要求，運(yùn)算放大器選擇兩級運(yùn)算放大器，如圖5所示。

圖4 三階2-1結(jié)構(gòu)調(diào)制器電路圖實(shí)現(xiàn)

圖5 兩級運(yùn)放

圖5中運(yùn)算放大器第一級采用折疊式運(yùn)算放大器來增大輸入擺幅。NM9a，NM9b，NM10a，NM10b起到穩(wěn)定第一級共模輸出作用，第二級共模穩(wěn)定采用常見的開關(guān)定容共模反饋電路[10]。仿真結(jié)果表明，增益為81 dB，帶寬為80 Mb/s，擺率為35 V/μs。

4 比較器的設(shè)計

調(diào)制器另一個重要電路為比較器，如圖6所示。PM1，PM2為輸入管，PM3，PM4，NM4，NM6組成PMOS，NMOS鎖存器;NM7，NM8，PM9，PM10為控制開關(guān)，輸出經(jīng)過緩沖后輸入到D觸發(fā)器鎖存。當(dāng)輸入電壓不相等時，兩邊輸入管跨導(dǎo)電流產(chǎn)生差異，隨著鎖存器的正反饋?zhàn)饔茫敵龊芸毂焕揭桓咭坏停瓿杀容^。仿真表明比較器精度在8 mV以內(nèi)，傳輸延遲約為550 ps，滿足調(diào)制器要求。

圖6 比較器

5 調(diào)制器整體電路實(shí)現(xiàn)及仿真

圖4中電源采用3.3 V;共模電平設(shè)為1.65 V;參考電平VREF+，VREF-分別為3.3 V，0 V;L1，L2是由時鐘電路產(chǎn)生的兩相不交疊時鐘;L1d，L2d是L1，L2的延時，采用這兩個延時時鐘可以減小時鐘饋通和電荷注入引起的噪聲。當(dāng)輸入信號幅度為VREF的-3 dB倍的正弦信號，信號頻率為62.5 Hz，過采樣率為128 b/s，將兩級調(diào)制器輸出0，1串碼輸入到如圖1中的數(shù)字消除電路后，得到帶符號4位二進(jìn)制數(shù)，根據(jù)圖1可分析，4位二進(jìn)制數(shù)范圍在[-6，7]之間，圖中最高位B4位為符號位。整體電路通過Spectre仿真結(jié)果如圖7所示。圖7(a)最下面為第一級二階調(diào)制器輸出結(jié)果;圖7(b)為其做DFT分析圖，從圖中可以明顯看噪聲被整形頻移至高頻，左上的4個圖分別為數(shù)字消除后輸出4 b二進(jìn)制數(shù)B1，B2，B3，B4。最后將結(jié)果導(dǎo)出，經(jīng)過Matlab處理計算得到SNR為116.2 dB，如圖8所示。整個調(diào)制器功耗估計為7 mW，達(dá)到了設(shè)計要求。

圖7 Spectre仿真結(jié)果圖圖

圖8 SNR計算

6 結(jié) 語

本文正向設(shè)計實(shí)現(xiàn)了一個16 b高精度Sigma-Delta調(diào)制器。通過建模系數(shù)的確定，非理想因數(shù)的考慮優(yōu)化設(shè)計模塊，整體電路經(jīng)過Spectre仿真表明，信噪比達(dá)到設(shè)計要求，整個電路功耗在7 mW左右，可應(yīng)用于高精度壓力傳感器A/D。

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