電力線載波擴頻通信調制模塊的設計

摘 要:自動抄表技術的應用已成規模，并且趨向于以電力線載波(PLC)方式為主。利用電力線進行信號傳輸無需另外架設通信線路，可以大大節省通信網建設的費用，具有現實的經濟效益。但是在電力線上傳輸信號，衰減大、干擾強、阻抗變化復雜。因此，設計出一個功能強大的電力線載波擴頻調制解調芯片，成為通信領域的一大挑戰課題。本系統基于Verilog HDL設計，實現直接序列擴頻發射機，并對系統中的每個模塊和整個系統進行了仿真測試。

關鍵詞:PLC;直接序列擴頻;調制;FPGA

中圖分類號:TN911 文獻標識碼:B

文章編號:1004-373X(2010)03-114-02

Design of Power Line Carrier of Spread Spectrum Communication Modulator

ZHANG Rongjuan，LIU Damao

(College of Physics Information Engineering，Fuzhou University，Fuzhou，350002，China)

Abstract:Power Line Carrier(PLC) is the tendency in the automatic meter reading system.By means of PLC，extra communication channels are no need in signal transmission，cutting the cost of building communications network，with real economic benefits.However there are many difficulties in communication through power line，such as sharp signal attenuation，high noise，time-varying impedance.Designing a powerful PLC modem becomes a challenge in the communication field.An implementation of direct-sequence spread spectrum system transmitter is presented，which is designed with Verilog HDL language.

Keywords:PLC;direct sequence spread spectrum system;modulation;FPGA

直接序列擴頻通信系統中，接收端與發送端必須實現載波同步、PN碼同步，才可以正常工作。同步系統是擴頻通信的關鍵技術。通常擴頻通信系統的解調電路很復雜，本系統為了使解調電路簡單化，采取基帶信號速率與擴頻碼元周期同步同速的特殊措施，省去了解調電路中復雜的載波恢復電路。

1 本擴頻系統的調頻解調原理

調制端的輸出信號如下式:

u(t)=g(t-nTc)SPN(t-nTb)cos(ωt+φ0)

式中:g(t-nTc)為基帶信息;SPN(t-nTb)為PN碼;cos(ωt+φ0)為載波;ω為載頻;φ0為初相。

在實際電路中，基帶信號g(t)和擴頻碼SPN(t)都是0或1的信號。因此，u(t)的輸出可以通過g(t)和SPN(t)的模2加的結果對載波進行BPSK調制實現的。

解調端的輸出信號如下:

u(t)=

S′PN(t-mTb)g(t-nTc)#8226;

SPN(t-nTb)cos(ωt+φ′0)

由于解調端產生的PN碼S′PN(t-mTb)與接收信號中SPN(t-nTb)同步，所以，上式簡化為:

u(t)=g(t-nTc)cos(ωt+φ′0)

本系統的載波，PN碼和基帶信號的速率來自于同一個時鐘源，而且載波頻率和PN碼頻率都是基帶信號速率的整數倍，所以系統在解調端獲得PN碼同步的同時，也獲得了載波的同步。

2 系統總體設計及參數選擇

本系統設計其頂層采用圖形設計方式，各模塊基于Verilog HDL設計。圖1為系統模塊圖。

圖1 系統模塊圖

基帶數據的碼速率為0.806 Kb/s，PN碼速率為25 Kb/s，基帶信號與PN碼相異或輸出信號去調制載波產生BPSK信號，載波的中心頻率為100 kHz。本系統調制電路各部分的時鐘源參數依據系統框圖選擇，晶振頻率是50 MHz，以上各部分的時鐘經分頻后得到。

3 模塊設計及實現

3.1 分頻模塊

本系統發射的基帶數據速率是0.806 Kb/s，PN碼的頻率是25 kHz，正弦波的頻率是100 kHz，所以整個系統所需的時鐘為50 MHz，PN碼所需的時鐘是25 kHz，基帶信號所需的時鐘是0.806 Kb/s。為了更好地實現同步，后面兩者分別經過16×125分頻，31×16×125分頻得到，分頻器通過編程實現。時序仿真如圖2所示。

圖2 分頻器時序圖

3.2 PN碼發生器模塊

采用最大長度線性反饋移位寄存器(m序列)生成擴頻碼字，其本原多項式如下:

f(x)=x5+x2+1

PN發生器的時序仿真如圖3。產生的25-1位PN碼為:

[1 1 1 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 1 0 1 1 0 0 0 ]

3.3 直接序列擴頻模塊

直接序列擴頻的實現比較簡單，用PN碼與信息序列模二相加(波形相乘)，對基帶信息進行擴頻調制。本設計采用31位的PN碼，需要滿足如下關系Tc=31Tb(Tc為基帶信號周期;Tb為PN碼周期)。擴頻調制的時序仿真如圖4所示。

圖3 PN碼的時序仿真圖

圖4 擴頻調制時序仿真圖

3.4 BPSK調制模塊

本系統數字正弦發生器采用了直接數字頻率合成(DDS)技術。DDS由相位累加器、相位加法器、波形存儲器(ROM)組成。其中，ROM中存放經過采樣、量化處理后的周期連續信號一個周期波形的幅度值[1]。在具體實現中ROM表采用了10位，即1 024個采樣點。利用DDS產生100 kHz的載波，對擴頻信號進行調制。

因此，在本設計中，BPSK的調制通過對擴頻模塊產生的序列對兩路相移為180°的正弦波進行選通來調制，在前面利用DDS產生了兩個正弦波的ROM表，通過擴頻序列對兩張表的數據進行選通，則所輸出波形能夠實現BPSK調制。

在本設計中，擴頻信號與BPSK調制信號的對應關系為:“1”對應180°;“0”對應0°。所以，當數據為1時，選擇正弦波的初始相位為180°;當數據是0時，選擇正弦波的初始相位是0°，這是通過Verilog編程實現的。

4 系統聯合仿真

對各個子模塊設計仿真完之后，把各個模塊進行級聯仿真調試。頂層模塊采用原理圖輸入法，該方法具有直觀清晰的特點。系統級聯圖如圖5所示。

圖5 系統級聯圖

系統級聯的時序仿真如圖6所示。

圖6 系統級聯的時序仿真圖

5 結 語

在FPGA芯片上實現了直接序列擴頻發射系統，由于所有模塊都集成在一個芯片中，提高了系統的穩定性和可靠性。且由于FPGA是一個完全的硬件構架，其中的電路全部由與非門實現，比用傳統的擴頻系統處理速度更快，并且系統可以通過編程來修改升級，具有很大的靈活性。最后，因載波頻率和PN碼頻率都是基帶信號速率的整數倍，所以，系統在解調端獲得PN碼同步的同時，載波也獲得了同步，這樣就大大降低了后端解調器的復雜度，具有實用價值。

參考文獻

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