基于CPLD的數(shù)字電壓表設計

摘 要:雙積分型ADC具有轉(zhuǎn)換精度高，速度慢的特點，因而被廣泛應用于高精度數(shù)字儀器儀表中。該設計的主要創(chuàng)新點是以可編程器件(CPLD)為核心，采用積分電路、檢零比較器等組成16位ADC，控制部分采用51單片機，能實現(xiàn)自動量程轉(zhuǎn)換。由于采用了CPLD技術(shù)，減少了外界干擾和所占空間，而且大大提高了系統(tǒng)的響應時間，提高了數(shù)字電壓表的性能。

關(guān)鍵詞:CPLD; 數(shù)字電壓表; 積分電路; OP07

中圖分類號:TP216 文獻標識碼:A

文章編號:1004-373X(2010)11-0164-03

Desing of Digital Voltmeter Based on CPLD

CHEN Shi-xia， JI Ming-xia， QI Fu-feng

(Qingdao Branch， Navy Aeronautical Engineering Academy， Qingdao 266041， China)

Abstract: Since the double integral type of ADC takes on the characteristics of high conversion accuracy and slow speedt， it is widely used in the high-precision digital instruments. The double integral electro circuit， zero-checking comparator and FPGA are adopted in the design to makeup the 16 bit ADC. AT80C51 single chip computer is used in the control section， which is also able to compare zero automatically and carry the transform of capacity rules. Because the interferes from outside and the space occupied by electro circuits are reduced through the employment of FPGA technology， the system response time and the performance of digital voltmeter are improved enormously.

Keywords: CPLD; digital voltmeter; integral circuit; OP07

設計了基于CPLD的數(shù)字電壓表，采用CPLD器件作為核心處理電路，用單片機進行控制，能較好地減小外界干擾，提高分辨率。該數(shù)字電壓表能夠自動轉(zhuǎn)換量程，從而可提高數(shù)字電壓表的性能。

1 方案論證與比較

雙積分A/D是對輸入取樣電壓和基準電壓進行兩次積分，以獲得與取樣電壓平均值成正比的時間間隔，同時在此時間間隔內(nèi)，用計數(shù)器對CP記數(shù)，計數(shù)器的輸出結(jié)果就是對應的數(shù)字量。雙積分A/D有精度高，抗干擾能力強和穩(wěn)定性好的優(yōu)點，但轉(zhuǎn)換速度較低，因而適用于數(shù)字直流電壓表等精度較高而轉(zhuǎn)換速度要求不高的儀器。設計的系統(tǒng)框圖如圖1所示\\。為實現(xiàn)該系統(tǒng)功能，可采用以下兩種方案。

1.1 方案一

用J-K觸發(fā)器構(gòu)成n位二進制異步加法計數(shù)器，并采用下降沿觸發(fā)器FF。但因J-K觸發(fā)器數(shù)目與顯示精度有關(guān)，若顯示精度較高，則所需觸發(fā)器數(shù)目較多，需占大量空間，且易受干擾。若2 V檔的最小分辨率為0.1 mV，則有2/(2n-1)=0.1 mV，n≥15，這里取n=16，如圖2所示\\。

圖1 系統(tǒng)設計框圖

圖2 第一種設計方案

1.2 方案二

采用EDA可編程邏輯器件把16位J-K觸發(fā)器組成的計數(shù)器\\和控制電路集成到系統(tǒng)內(nèi)部，不僅可以消除外界干擾，減小測量誤差，且大大節(jié)省空間，提高系統(tǒng)的響應速度。CPLD使用方便、快捷，性價比很高[4]，如圖3所示。

圖3 第二種設計方案

對比兩種方案的性能，本設計選用方案二。

2 系統(tǒng)設計

2.1 硬件部分

2.1.1 濾波電路

濾波電路采用壓控二階低通濾波器[5]，如圖4所示。運放采用低溫漂高精度運放OP07，取R1=R2=R=1.592 kΩ，C1=C2=10 μF，則fo=10 Hz。

圖4 壓控二階低通濾波器

傳遞函數(shù)為:

Au(s)=AuP/{1+[3- AuP] sRC +(sRC)2｝

當AuP<3時，電路才能正常工作，不產(chǎn)生自激振蕩。令:

s=jω，fo=1/(2πRC)

則電壓放大倍數(shù):

Au=AuP/[1+(f/fo)2+j(3- AuP)f/fo]

對直流信號的放大倍數(shù)為:

Au=1+R2/R1=2

2.1.2 測量放大器

測量放大器如圖5所示\\。AD620為低功耗高精度儀表放大器，其增益為:

G=49.4/RG+1

即可通過調(diào)節(jié)引腳1，8間電阻的大小來調(diào)節(jié)G。

圖5 測量放大器

對于不同大小的信號，單片機通過8選1模擬開關(guān)CD4051來選擇電阻R1，R2，R3，R4的接入，實現(xiàn)不同增益值。將0.1 mV~2 V分為4個量程，即0.1~2 mV，2 mV~20 mV，20~200 mV，200 mV~2 V，分別放大1 000，100，10，1.1倍，則可選R1=49.45 Ω，R2=499 Ω，R3=5.489 kΩ，R4=494 kΩ。

2.1.3 雙積分轉(zhuǎn)換電路[7]

雙積分轉(zhuǎn)換電路如圖3所示。

(1) 積分器:由R，C和運放組成，分別對輸入電壓和基準電壓進行積分，其輸入接AD620輸出。

(2) 檢零比較器:運放反相端接積分器的輸出UA;運放同相端接地。當UA<0時，輸出C=1; UA≥0時，C=0。根據(jù)C的值控制計數(shù)是否開始。

(3) 可編程邏輯器件:EPM7128是CPLD MAX7000S系列器件，內(nèi)部帶有存儲器，不需要外接。內(nèi)部為門控開關(guān)、16位計數(shù)器、16位數(shù)據(jù)寄存器和輔助觸發(fā)器\\。門控開關(guān)控制計數(shù)器開始計數(shù);計數(shù)器用來對CP脈沖進行計數(shù)，并觸發(fā)輔助觸發(fā)器;寄存器寄存計數(shù)器數(shù)值，等待單片機讀取;輔助觸發(fā)器通過控制S1來控制對取樣電壓和基準電壓的積分。單片機通過Vs對CPLD進行控制。

第1次積分取樣時，Qc=0，控制S1擲向輸入電壓Vi，L=0，控制S2斷開，電容放電。積分輸出電壓為:

Uo=-1/(RC)∫t0Uidt

積分時間T1=2nTc ，T1時刻積分器輸出:

Uo1=-1/RC∫t10Uidt=-T1U1/(RC)=-2nTcU1/(RC)

計數(shù)器計滿2n 后Qc=1，S1擲向-Vref，開始第2次積分。

Uo(t)= Uo1 -1/(RC)∫tT1(-Vref)dt

在t=T1+T2時刻:

Uo(t)=-T1U1/(RC)+T2Vref/(RC)

2.1.4 顯示模塊

用CA1602A液晶模塊顯示所測電壓值。CA1602A字符型液晶是用5×7點陣圖形來顯示字符的液晶顯示器，它微功耗、體積小、帶譯碼和驅(qū)動電路使用方便、人機界面也很直觀[8]，如圖6所示。

圖6 顯示模塊

2.2 軟件部分

2.2.1 軟件流程圖[4]

(1) 主程序如圖7所示。

圖7 主程序流程圖

(2) 子程序包含量程轉(zhuǎn)換(見圖8)，數(shù)據(jù)采集(見圖9)，自動校準(見圖10)，液晶顯示(見圖11)4個子程序。

圖8 量程轉(zhuǎn)換程序

量程轉(zhuǎn)換:

BC=01時， 1~20 mV 檔， 放大100倍;

BC=10時， 20~200 mV檔， 放大10倍;

BC=11時， 200 mV~2 V檔，放大1倍。

3 系統(tǒng)測試與分析

3.1 測試工具

測試工具包含GOS-6031 30 MHz雙蹤示波器，Agilent34401A 6位半數(shù)字電壓表。

圖9 數(shù)據(jù)采集程序

圖10 自動校準程序

圖11 液晶顯示程序

3.2 測試結(jié)果

3.2.1 積分波形輸出

經(jīng)測試調(diào)整后未發(fā)現(xiàn)明顯失真。

3.2.2 電壓測量

采用6位半電壓表進行校準[9]，結(jié)果如表1所示。

表1 實驗結(jié)果

此表測量值 /V6位半測量值 /V

0.018 90.0189 26

0.127 40.127 445

0.176 50.176 512

1.287 41.286 989

1.564 91.559 863

1.873 41.873 433

1.953 41.995 341

由以上數(shù)據(jù)可以看出，設計已完全達到了誤差小于等于0.05%±5個字和分辨率為0.1 mV的要求。

4 結(jié) 語

該設計較好地實現(xiàn)了所要求的功能，從測試結(jié)果看，測量誤差較小、分辨率較高。由于采用了CPLD在很大程度上減小了環(huán)境干擾。當然該設計還有需要改進的地方，如可增加自動校零功能等。

參考文獻

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