基于FPGA的嵌入式圖像邊緣檢測系統設計

甘振華，應 駿

（上海師范大學 信息與機電工程學院，上海 200234）

1 引言

Sobel邊緣檢測算法是分析視頻圖像場景的常用算法，應用于諸多領域，如安全監控、人工智能和計算機圖形學等。數字圖像處理常用的硬件平臺是嵌入式DSP系統和專用集成電路（ASIC）。隨著網絡多媒體和通信技術的發展，數字圖像攜帶的信息量也在不斷增加，傳統的DSP技術難以滿足圖像處理的實時性要求，而ASIC由于不夠靈活，在圖像處理領域的運用也比較少。近年來，FPGA技術快速發展，具有高效的并行處理能力，可采用流水線技術來設計，處理速度與DSP系統相比可提高100倍以上，因此采用FPGA來搭建數字圖像處理平臺有其獨特的優越性[1]。鑒于此，筆者提出用FPGA設計嵌入式圖像邊緣檢測系統。

2 Sobel算子

圖像 g（x，y）的梯度定義為

梯度的模為

Sobel算子對圖像的每個像素以檢測像素點為中心，使用如圖1所示的卷積模板來計算導數值Gx和Gy。當ΔG≥T時，在該位置的像素是一個邊緣像素，其中T是一個指定的閾值。Sobel算子的本質是一種改進的梯度算法，相當于進行一次平滑濾波處理，實現了除噪。

圖1 x方向和y方向的卷積模板

3 系統結構設計

系統基于Altera公司的Cyclone系列芯片中的EP1C12Q240C8型FPGA和TMS320C55x系列DSP處理器，設計采用OpenCores制定的Wishbone總線，其位寬為32 bit，時鐘頻率為100 MHz。加速器是嵌入式系統中為高速執行某些操作而設計的專用定制硬件，它可以進行直接內存訪問（Direct Memory Access，DMA），也就是在內存中自主存取數據，不需要處理器來發起內存訪問，從而大大提高了傳輸速度。加速器既可以作為主模塊向CPU發起訪問總線的請求信號，也可以作為從模塊來響應處理器對其進行的操作。為了能與嵌入式軟件互動，加速器應自帶控制寄存器，處理器只需給控制寄存器提供起始內存地址，加速器便能自動執行任務。由于加速器和處理器共享對內存的訪問通路，而內存同一時刻只能執行一次訪問，因此需在系統中設置一個仲裁器（arbiter）來確保子系統能夠輪流訪問內存[2]。嵌入式Sobel邊緣檢測系統的總體框圖如圖2所示[3-4]。

圖2 系統總體框圖

其工作過程如下：存儲在主機中的原始圖像信號通過總線傳輸到處理器，處理器在接收到來的圖像信號時，并不對圖像進行處理，而是給Sobel加速器的控制寄存器提供起始內存地址。與此同時，加速器向仲裁器發起訪問總線的請求信號（request），當處理器向加速器寫完基地址后，仲裁器便給加速器發出準許信號（grant），此時加速器則占有總線使用權，便可以按照DMA的方式在內存中讀寫數據。根據處理器放入加速器控制寄存器的地址，用加速器本身攜帶的計數器可以產生DMA所需的后續地址電路。圖像數據經過輸入FIFO緩存，然后經過Sobel加速器處理，產生的導數數據，經過輸出FIFO緩存，以DMA的方式把導數數據寫入內存。與此同時，處理器向仲裁器發起訪問總線的請求信號，當加速器處理完一幅圖像數據后，仲裁器便給處理器發出準許信號，此時處理器則占有總線使用權，等待下一次處理。

4 Sobel邊緣檢測的硬件設計

4.1 Sobel算子的并行處理設計

加速器是嵌入式系統中的一部分，如何最大限度地減少其占用的內存帶寬，提高與系統的互動性，是需要考慮的問題。本設計處理的圖像的分辨力為640×480，圖像每像素到達需要100 ns，存儲原始圖像和導數圖像的內存位寬為32 bit，內存每次讀寫需花費20 ns，則讀寫每個像素并存儲到內存中，會消耗可用內存帶寬的20%。若把4個像素值合起來，用一次讀寫操作來存儲這些像素，消耗的可用內存帶寬減少到5%[2]。由Sobel邊緣檢測算法可知，原始圖像的像素一旦被讀取，就可以用來計算像素相鄰域的導數值，為使每計算4個像素只讀取1次，可在數據輸入端設置1個4×8寄存器組和2個FIFO來存儲從主存中讀取的前2行像素，并設計一個地址產生電路來更新圖像數據。Sobel算子并行處理框圖如圖3所示。其中乘法器用加法、減法和移位代替，Ai，j為要計算的像素點[5]。

圖3 Sobel算子并行處理框圖

Sobel算子流水線過程如下：首先將圖像數據的第1行，第2行分別讀入2個FIFO中，然后從內存中逐次讀取圖像第3行的4個像素點到起始寄存器組中，并行輸出3行圖像數據，由9個D觸發器進行時延，形成3×3像素窗口數據。由于FIFO可同時進行讀寫，FIFO1和FIFO2在讀出數據時，將分別寫入起始寄存器組讀進的數據和FIFO1讀進的數據，以便重復利用內存讀入的數據。根據并行處理的特點，起始寄存器讀取數據的同時，邊緣值計算模塊也開始工作，計算輸入的窗口數據，產生結果像素值，送入4×8結果寄存器組，經4個計算周期，結果寄存器組中4個像素值都準備好后，隨即被寫到內存中。當計算到一行的結尾時，流水線中有3個像素值，結果寄存器組中有4個像素值，此時應把4個結果像素值寫入內存，忽略起始寄存器組讀操作，執行4個計算周期排出流水線中的3個像素值，并利用嵌入式軟件將最后排出流水線的結果像素值清0。同理，由于一行最左邊位置的像素也沒有一組完整的相鄰像素點，所以也用嵌入式軟件對其清0。

在電路設計中，為使嵌入式軟件控制加速器提供同步，需在加速器的設計中添加控制寄存器和狀態寄存器，為簡化總線接口，把這些寄存器映射到32位地址總線的相鄰地址，其寄存器地址映射如表1所示。當處理器把啟動偏移地址寫入啟動寄存器時，加速器便開始工作，狀態寄存器的第0位是完成標志位，當處理器處理完一幅圖像時，將該位設置為1，其他位讀為0。如果此時中斷使能位也為1，加速器便發出中斷請求。

表1 Sobel加速器的寄存器地址映射表

4.2 仿真結果與分析

本文用Verilog HDL語言編寫程序，在Quartus II 9.0中進行編譯，在ModelSim SE 6.1f平臺下進行仿真，結果如圖4所示。原始圖像和導數圖像存儲地址分別為0000600016和0005000016，Sobel加速器寄存器基地址為20000016。系統復位后，處理器執行總線寫操作，對加速器進行初始化，將地址、數據和控制信號分別從cpu_adr_o和cpu_dat_o寫到sob_adr_i和 sob_dat_i。完成初始化后，處理器讓出總線使用權給加速器，啟動加速器，其對應地址為20000416。在光標處，開始讀取原始圖像數據，每次讀取4個像素點值，每隔32 bit讀取1次，由總線bus_dat_o寫到sobel_dat_i，再由sobel_dat_i傳輸給寄存器組curr_dat_o，計算當前讀出的數據與FIFO1和FIFO2中開始存儲的數據，計算結果寫到result_dat_i，閾值門限為110。從仿真結果中可以看出，設計達到了所需的要求。

5 小結

FPGA與嵌入式技術相結合，已經在很多工程領域得到了廣泛應用，目前嵌入式圖像處理正向著高速、微型化方向發展[6]。鑒于此，筆者設計了基于FPGA的嵌入式邊緣檢測系統，并成功地進行了仿真。結果表明，該嵌入式Sobel邊緣檢測系統對圖像進行邊緣檢測速度非常快，在100MHz的時鐘頻率下，計算1個像素點只需40ns，計算1幅640×480×8 bit的圖像只需12.8 ms，其處理速度比DSP提高了2個數量級以上，完全可以滿足圖像實時性的要求，具有一定的實用價值。

[1] HUSSMANN S，THIAN H H.A high-speed subpixel edge detector implementation inside a FPGA[J].Real-Time Imaging，2003（5）：361-368.

[2] ASHENDEN P J.Digital design:an embedded systems approach using verilog[M].[S.l.]：Morgan Kaufmann，2007.

[3] KALOMIROS J A，LYGOURAS J.Design and evaluation of a hardware/software FPGA-based system for fast image processing[J].Microprocessors and Microsystems，2008，32（2）：95-106.

[4] 初秀琴，曾祥永.一種新型的實時圖像處理機結構及Sobel電路設計[J].儀器儀表學報，2003，24（5）：508-511.

[5] KORNAROS G.A softmulti-corearchitecture for edge detection and data analysis of microarray images[J].Journal of Systems Architecture：the EUROMICRO Journal，2010，56（1）：48-62.

[6]BOURIDANE A，CROOKES D，DONACHY P，et al.A high level FPGA-based abstract machine for image processing[J].Journal of Systems Architecture，2007，31（8）：809-824.

甘振華（1987-），碩士生，主研嵌入式系統，視頻處理；

應 駿（1973-），博士，碩士生導師，主要研究方向為嵌入式系統、視頻處理。