以DE3 FPGA平臺 實現HDMI Full-HD 1080p分割畫面的技術剖析

如今的電視畫面已進入HDTV時代，依ITU(ITU-R BT.709)的定義，HDTV可分為720p、1080i和1080p三種，規格中，“i”表示交錯掃描(interlace)，“p”表示循序掃描(Progressive)，以60Hz的視框速率來說，1080i的HDTV每秒會顯示30個完整畫面，1080p則每秒顯示60個完整畫面，所以1080p的畫面最為流暢穩定。

在進入Full HD的高清影像階段(影像分辨率達到1920×1080)，HDMI更是HDTV不可或缺的一項接口。以720p的HDTV內容傳輸來說，需要1.485 Gb／s的傳輸率才能支持未經壓縮的影音內容，通過HDMI，就能以每秒165 Mpixels的速度傳輸高達24位的影音內容，所提供的頻寬可以高達4Gb／s，不僅滿足1080pFull-HD，還能支持以192kHz取樣頻率傳輸高達8軌的24位音訊。HDMI 1.3版，其傳輸率從原先的4.96 Gb／s倍增到10.2Gb／s，將色深支持從24－bit提升到30bit、36bit以及48bit(RGB或YCbCr)，具有輸出一億色以上的能力。剛通過HDMI 1.4a標準，建筑在HDMI 1.4的基礎上，專門為3D立體影像傳輸進行升級和改進。

在HDTV及HDMI的標準浪潮不斷推波助欄下，許多過去視為單純的分割畫面技術，在Full HD的高清畫質條件之下，便成了在硬件上開發的挑戰。為了讓分割后的畫質達到Full HD的水平，視訊處理核心的設計方法便成了關注焦點。尤其本文介紹以DE3 FPGA平臺實現HDMI Full－HD 1080p分割畫面處理核心之設計方法。

圖1即為基本HDMI Full－HD 1080p分割畫面處理器之設計方塊與架構圖。本系統接收一路HDMI Full-HD的影像輸入，經過FPGA處理后，根據LCD屏幕之組合，進行水平及垂直縮放處理，輸出至兩個(或四個)1920×1080分辨率的LCD。圖2為實際以DE3 FPGA硬件平臺加上符合HDMI 1.3規范之輸出入子卡所搭建之硬件配置圖。

此系統由三部份組成：(1)HDMI輸出入協議設定控制核心；(2)HDMI控制信號產生器；(3)HDMI影像數據流處理核心。

第一部分HDMI輸出入協議設定控制核心，是圖1中SOPC Builder所建立的部份，這個部份是由NIOS處理器(NIOS Processor)和I²C控制器(I²C Controller)組成，負責正確設定和控制HDMI輸出入。

第二部分HDMI控制信號產生器，是由圖1中系統穩定偵測器(System Stable Detector)，源分辨率計數器(SourceSizeDetector)和DDR2多端口控制器(DDR2 Multi-Port Controller)所組成。系統穩定偵測器負責自動偵測不同解晰度影像源的切換，使整個系統有相對應重新設置。源分辨率計數器負責根據前端影像源和后端顯示的分辨率，設定適當的縮放參數，邊框大小和顯示位置。

DDR2多端口控制器負責垂直分割的內存器存取控制，DDR2內存器要規劃成Ping-Pong Buffer的結構(圖3所示為垂直方向一分為二的例子)，利用兩個相同的幀儲存器，一幀用來寫，另一幀用來讀，可避免畫面閃爍(nick)和不連續(tearing)的副作用。若垂直方向是一分為二，DDR2多端口控制器，必須規劃成一寫二讀，在寫入的時候也要規劃兩個起始位置，一個寫入上半影像，另一個寫入下半影像，簡化讀取端DDR2控制電路的架構。在此設計上各讀取的時間點若有均勻的分配，以圖3為例，分配一行只有一個讀取，即當寫入第一行時，在讀取端只有上面影像第一行的信息會被讀出，而當寫入第二行時，在讀取端也只有下面影像第一行的信息會被讀出。

依此類推，讓DDR2的頻寬得到最佳的分配，即使是148.5 MHz的Full-HD輸入影像源，DDR2的操作頻率也可以在200 MHz以下輕易達成，這樣使得在垂直方向并沒有分割數目的限制。

第三部分HDMI影像數據流處理核心是由縮放器(Scaler)和二維峰化器(2D－Peaking)所組成。縮放器負責將輸影源依照預定輸出分割畫面的大小，做線性或非線性的放大。做插點動作時，參考點數越多，所得到的畫質越佳，建議至少需使用Bi-Cubic的插點技術。這邊若能再考慮Edge-Adaptive，在高頻部份的畫面越能清晰呈現。二維峰化器負責增強影像的銳利度，改善經過縮放后，變模糊的邊界。在此須注意的是若前端縮放器沒有處理好，經過二維峰化器之后，會放大縮放器所產生的副作用如光環(Halos)和鋸齒狀(Jaggies)的現象。

實驗平臺的搭建如圖2所示，DE3 FPGA為主平臺，負責實現除HDMI收發器外的所有功能，實際輸入源由Sony PS3具HDMI輸出的游戲機擔任，產生1920×1080 Full HD1080p之影像訊號，經FPGA將原始之影像訊號分割，分別輸出至兩部HDMI屏幕，DE3平臺上使用之FPGA為AlteraStratix Ⅲ 340器件，具34萬邏輯單元(Logic Element)，實驗結果顯示本系統可在主頻148.5MHz，內存DDR Ⅱ以200MHz執行速度下完成所有任務。

以上述設計方法，可輕易由復制而設計出任意規格(如2×2、2×3、3×3、3×4)等Full－HD之分割畫面處理芯片。藉由DE3平臺的重組及堆棧特性，可任意搭建出所需之硬件開發平臺。圖4描述我們在實驗室中以多片DE3及HDMI子卡搭建平臺開發出之3×3 Full-HD HDMI分割畫面處理器。可用于各類電視墻之應用。

本文詳細介紹了如何設計HDMI Full－HD 1080p分割畫面處理核心的技巧，并了解如何使用DE3 FPGA開發平臺搭配友晶科技THDB-HDMI子卡，完整實現HDMI分割畫面處理器的系統方塊。對此實驗細節有興趣的讀者，請參考www.terasic.com.cn／hdmi