一種低功耗容錯運動估計硬件結(jié)構(gòu)

王洪源 陳慕羿

摘 要:提出一種低功耗的運動估計硬件結(jié)構(gòu)。該結(jié)構(gòu)在并行GEA結(jié)構(gòu)的基礎(chǔ)上,對關(guān)鍵的絕對差和模塊應(yīng)用了差錯復(fù)原機制,以對抗在工藝參數(shù)波動和(或)工作電壓超比例縮小(VOS)時可能產(chǎn)生的邏輯級時序錯誤。這里采用一個亞采樣電路ISR[CD*2]SSAD,將VOS技術(shù)和算法級容噪設(shè)計集成到絕對差和模塊中,實現(xiàn)了該模塊的差錯檢測和糾正,與原并行GEA結(jié)構(gòu)相比,具有更低的功耗。計算結(jié)果表明,整個運動估計模塊的功率可節(jié)省16%。

關(guān)鍵詞:運動估計;并行GEA;算法級容噪技術(shù);電壓超比例縮小;低功耗

中圖分類號:TN919.81

0 引 言

在視頻編解碼系統(tǒng)的硬件實現(xiàn)中,運動估計核約占編碼器總計算復(fù)雜度的66%~94%。因此低功耗運動估計的實現(xiàn)具有非常重要的意義。在此,針對工藝參數(shù)波動和(或)工作電壓超比例縮小(VOS)時可能產(chǎn)生的邏輯級時序錯誤,將VOS技術(shù)與差錯復(fù)原機制相結(jié)合,并將算法級容噪(ANT)設(shè)計集成到并行GEA結(jié)構(gòu)中,實現(xiàn)了絕對差和模塊中的差錯檢測和糾正,降低了芯片的功耗。

1 ANT[CD*2]GEA結(jié)構(gòu)

在GEA算法中,一個大小為N×N的塊被劃分為2琇×2琇個大小為(N/2琇)×(N/2琇)У淖涌欏５鼻翱楹退閹骺槭據(jù)分別記為C和S。CS是當前塊中一個子塊中所有像素的和,SS是一個候選塊中一個子塊內(nèi)所有像素的和。亞采樣SAD(SSAD)是CS和SS之間的絕對差之和。在計算完所有的SSAD(玬,n)值之后,可以找到具有最小的玀個SSAD值的運動向量([WTHX]m[WTBX]璱,[WTHX]n[WTBX]璱),將第M個小的SSAD值記為SSAD玀。最后,計算這┆玀個搜索位置對應(yīng)的SAD,以找出最終的運動向量。這里取獿=2,M=7。

為了并行計算候選塊的SSAD,將它們分為玃個組。將玬%玃

值相等的選塊劃分為一組,對于每組分別找出具有最小SSAD值的獽個最可能的運動向量,當估計完所有SSAD值之后,進一步計算獽×P個搜索位置的SAD值,以得到最終的運動向量。下面將以㎞=16,L=2,P=8,K=3為例,介紹本文所提出的〢NT[CD*2]狦EA 結(jié)構(gòu)。

集成脈動模塊由24個脈動列PE和額外的加法器組成,脈動列PE中每個周期的輸入為一個4×1像素之和,同時產(chǎn)生4個4×4塊和。圖1所示的SSAD樹用于計算SSAD/SAD值。其中,每個A/D單元計算兩個8 b樣本的絕對差。當SSAD樹用于生成SSAD值時,其輸入為當前塊的16個子塊和與一個候選塊的16個子塊和。當SSAD樹用于計算SAD值時,輸入為當前塊數(shù)據(jù)與候選塊數(shù)據(jù)行,其輸出送至一個16 b的累加器,對于每個候選塊,計算SAD需要16個周期。將該SSAD樹的輸出記為SSAD璦(SAD璦)。オ

在實際應(yīng)用中,這兩個假設(shè)都是容易滿足的。首先,由于MSSAD計算過程中的LSB特性,時序違反引起的差錯將發(fā)生在高位比特MSBs。因此,當MSSAD塊產(chǎn)生錯誤時,錯誤幅度較大,它滿足上述第一個條件。其次,與MSSAD塊相比,ISR[CD*2]SSAD塊的輸入數(shù)目減少為其1/玬,時鐘頻率更低,計算量更小,功耗更低。因此,采用最壞情況設(shè)計,該塊可以實現(xiàn)無差錯計算,它滿足第二個條件。

圖3是ANT[CD*2]GEA系統(tǒng)的PE陣列中一個PE單元的結(jié)構(gòu)。其中,ANT[CD*2]SSAD模塊與比較器樹串行連接,比較器(CMP)樹的功能是在一組候選塊中找到最小的獽個SSAD值,或在獽×P個塊中找出最小SAD值。

2 功耗分析

下面分別計算原MSSAD模塊與所提出的ANT[CD*2]SSAD模塊的功耗,并將結(jié)果進行對比。假設(shè)MSSAD的常規(guī)設(shè)計中所采用的工作電壓為玍ヾd[CD*2]crit,當電壓低于該值時,將引起時序違反。此時,總功率消耗為:

得到的計算結(jié)果表明,該模塊的功率節(jié)省可以達到45%。在實際中,SSAD/SAD模塊的功耗約占并行GEA系統(tǒng)功耗的35%,因此與原并行GEA結(jié)構(gòu)相比,這里所提出的ANT[CD*2]GEA結(jié)構(gòu)的總功耗可節(jié)省達16%。

3 結(jié) 語

隨著集成電路工藝尺寸的不斷縮小,工藝變化和電學(xué)效應(yīng)等非理想因素對芯片的影響越來越嚴重。這里將VOS技術(shù)與差錯復(fù)原機制相結(jié)合,以并行GEA結(jié)構(gòu)為基礎(chǔ),在關(guān)鍵的SSAD/SAD模塊中集成了算法級容錯電路,從而給出了一種低功耗的運動估計容錯硬件[LL]結(jié)構(gòu) ANT[CD*2]GEA。 計算結(jié)果表明,在典型情況下,總功耗可節(jié)省16%。

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