符合中國移動標準協議轉換器中的HDLC協議的FPGA設計與實現

隨著通信與網絡技術的不斷發展，使我國用現有的El資源來傳輸以太網業務成為廣泛的應用。以太網數據要通過El線路傳輸就必須對以太網凈荷數據進行幀封裝，才能從El線路上恢復出以太網數據幀，完成以太網數據的交換。通常、以太網數據是通過HDLC協議或GFP協議來進行封裝的。本文介紹了中國移動標準協議轉換器中以太網到單路E1轉換器HDLC協議封裝的FPGA(現場可編程邏輯陣列)設計與實現。

通用HDLC協議介紹

HDLC(High Level Data LinkContr01)協議是通信領域應用最廣泛的協議之一。它是面向位的高級數據鏈路控制規程，具有差錯檢測功能強大、高效和同步傳輸的特點。其幀結構如圖l所示。

其中，F為起始標志和結束標志，定義為“01111110”，作為幀同步標志。兩HDLC幀間至少包含一個“0llllll0”。A為接收地址，c為控制字，Info為信息字段，是長度可變的凈荷數據，FCS為對A+C+Info進行CKC校驗的結果。A+C+Info+FCS就構成了HDLC幀透明傳輸的凈荷內容。為了防止HDLC幀凈荷中出現幀同步標志，協議規定，在發送端，如果HDLC幀的凈荷中出現5個連續的“1”時，在第5個“1”后自動插入一個“0”：在接收端，當HDLC幀同步后，如果在幀凈荷比特流中檢測到連續5個“1”時，耍自動將第5個“1”后的“0”刪除。從而保證了HDLC凈荷良好的傳輸特性。

HDLc標準+的協議較多，如CCITT、ANSI、ISO／IEC等。各種標準的區別之一就是CRC校驗處理的差異，體現如下：

1.幀校驗序列位數不同，如CRC 16和CRC32。

2.CRC生成多項式不同，如對于CRCl6，CCITT標準的多項式是x16+x12+xS+l；ANSI標準的多項式是x16+x15+x2+1。

3.cRC校驗寄存器的初始值不同，初始值為全“0”，或為全

“1”

。

4.CRC計算結果發送方式不同，如直接把CRC結果發送，或把CRC結果取反發送。中國移動標準協議中以太網到單路E1轉換器及HDLC幀結構介紹

E1是我國電信傳輸網一次群使用的標準、資源十分豐富。以太網應用的快速普及，使得利用現有的El信道來傳輸以太網業務就成了當前的一種非常合理的需求。E1本身就是面向比特的信道，采用HDLC技術來封裝以太網數據在E1上傳輸是一種非常合適高效的選擇。針對這種情況，中國移動提出了以太網轉換器的相關協議。

中國移動標準協議轉換器中規定：以太網數據的LSB先發，并按此順序進行CRCl6的FCS校驗，CRC校驗結果按位取反，并且MSB先發，其CRCl6生成多項式是x16+x12+x5+1。以太網幀封裝到HDLC幀的映射關系如圖2所示。

以太網到單路E1轉換器中HDLC協議的FPGA設計

根據設計需求，本HDLC協議處理器將以太網幀的凈荷數據通過HDLC協議封裝，進行透明傳輸。設計時采用“Top t0 Down(自頂向下)”設計思路，使用圖形化設計工具，自頂向下進行模塊設計和信號定義。并進一步將設計分為封裝和解封裝兩大模塊，再根據具體功能進一步將收發兩個模塊細化。對于最底層的模塊，本設計全部采用業內流行Verilog語言來實現。最后用FPGA進行功能驗證。

HDLC封裝模塊HDLC—FRAMER

封裝模塊主要完成的功能包括：根據外部信號產生內部所須的各種控制信號(SEND CTL模塊)；對數據緩沖FIFO來的字節數據進行并串轉換，并保證低位先發(HTX P2S模塊)：對串行幀凈荷數據進行串行CRCl6校驗，并把16位校驗結果按位取反后高位先發緊接著最后一個幀凈荷數據發出(INSERT CRC模塊)：在串行的以太網凈荷及CRC校驗序列流中進行連5個“1”后插“0”操作(INSERT ZERO模塊)；最后，再給插“0”后的比特數據流插入“7E”幀同步標記“01111110”(INSERT 7E模塊)。經過這些處理后，就完成了符合移動標準的HDLc協議封裝功能。

關于CRCl6校驗的說明。本設計中的CRC6采用的是串行校驗算法，對并串轉換后的串行數據進行校驗。串行校驗算法的具體電路在HDLC協議標準里都已明確給出了，可以很方便的獲得。關于CRC校驗的原理在很多文獻里都有描述，這里不再重復。當然，CRCl6也可以采用并行的算法來實現。如果采用并行算法、CRCl6校驗將直接對緩沖FIFO出來的字節數據進行校驗后再進行并串變換。封裝模塊子層框圖如圖3所示。

HDLC解封裝模塊HDLC—DEFRAMER

解封裝電路主要完成的功能包括：在串行的數據流中尋找幀同步標記“7E”及“0llllll0”，進行HDLC幀邊界定位(CHK 7E模塊)：在串行HDLC幀定位后的比特凈荷數據流中檢測連s個“1”，并產生刪除連s個“1”后的“0”的指示信號(DEL INSERT ZERO模塊)；對扣除“0”后的凈荷數據進行CRCl6檢驗，具體的對扣除“0”后的不包含FCS字段的數據進行CRCl6校驗，CRCl6生成多項式與封裝電路相同為：x16+x12+x5+1。把收端產生的FCS校驗結果取反和數據流中收下的FCS序列進行比較，如果相同，說明幀校驗正確，HCRC OK=I：否則說明CRC幀校驗出錯HCRC OK=0。在做CRC校驗的同時，將扣除“0”后的串行數據進行串并變換，按低比特在前的規律將串行數據變成字節數據緩存到FIFO中。經過這些處理后就完成了符合移動標準的HDLC協議解封裝操作。解封裝模塊子層框圖如圖4所示。

電路仿真與FPGA驗證

本設計作為以太網到單E1轉換器中的一部分，進行了充分的系統仿真。仿真工具采用的是Candence的ncverilogi具：并采用Altera公司Cyclone III系列的EP3C25Q.240進行了整個芯片的驗證。

圖s給出了封裝電路仿真的部分截圖。HDLC要處理的原始凈荷數據是：00、00、00、01、02-39。在幀尾之后把CRC校驗結果按要求插入。當數據為lF時就出現了5個連“1”，INS ZERO上就產生出一個脈沖指示，封裝電路會在串行數據流中自動插入一個“0”。在凈荷數據間插入同步標記“7E”。

圖6給出了解封裝電路仿真的部分截圖。具體仿真時把封裝電路的輸出環回到解封裝電路的輸入。當串行數據流中出現5個連“1”時，DELZERO IND上就產生出一個脈沖指示，根據指示解封裝電路會將串行數據流中5個連“1”后的“0”刪除。在幀尾給出CRC校驗電路校驗結果：HDLC CRC OK=I，表示解幀正確。通過解封裝電路恢復出了正確的凈荷數據是：00、00、00、01、02-39，和發送端一致。

從Synplify綜合工具的綜合結果看，綜合的時鐘約束為100MHz，綜合后封裝電路的最高工作頻率可達到253.4MHz，解封裝電路的最高工作頻率可達到221.1MHz。電路占用了124個組合函數和138個寄存器。

結束語

移動標準協議轉換器定義了通用HDLC協議的具體應用，將以太網凈荷利用HDLC協議封裝后透明傳輸。本設計采用了Verilog高級硬件語言實現了電路設計，并通過FPGA驗證，最終作為以太網到單路E1轉換器芯片的一部分，在東芝采用0.3Sgm工藝流片。芯片在大量用戶中使用穩定可靠。

本設計經過實踐的檢驗已作為一個獨立的IP(知識產權)核成功地應用于系列產品設計中，體現了非常高的可靠性和可移植性。