集成電路ESD 防護關鍵技術探討

羅昱文，張靜雅

（1.重慶文理學院，重慶 402160；2.皖西學院，安徽六安 237000）

0 引言

近年國內“集成電路技術”快速發展，開始向智能化領域過渡。借助集成電路生產機械體積的縮小，向“微小型”方向過渡。但是集成電路在運行的過程中，有較多弊端，其中最凸顯的問題是“靜電放電”，其對集成電路正常運行具備消極影響，因此，需要在應用集成電路時，針對靜電放電問題，探究有效的處理方法，下面將對ESD 技術分析探究。

1 ESD 現象成因

集成電路存在“靜電放電”的問題，主要原因是機理較簡單。通常情況下，當集成電路在工作的過程中，會產生各種吸引力，同時在集成電路中，物質之間或者觸碰外界事物時也有產生大量的電荷。電荷中的電量較大，若系統設備不能在短時間內進行中和，則有較大的可能使電荷數量增加。從而致使集成電路會形成高壓環境，產生“靜電放電”現象。“靜電放電”在生產階段，有很多因素會直接或間接影響摩擦電荷。并且會對帶電設備的摩擦速度、環境濕度產生影響，上述這些情況都會直接導致引發靜電放電。當集成電路內部沒有帶電被放在靜電場中，周圍靜電場會波及導電物體，基于這種情況，集成電路中的移動電荷會產生分離現象。當集成電路和導電體發生觸碰后，則直接導致集成電路受到高電流影響，導致集成電路持續處在充電的過程中，靜電放電可受到多種因素影響，其中“電流脈沖”產生的時間及強度最為突出，除此之外，集成電路中的環境、電壓也會受到“靜電放電”作用和影響。

2 ESD 防護器件

2.1 電阻設備

電阻在集成電路中，是“靜電放電”的主要防護器件，當集成電路持續保持在生產階段，則會應用大量電阻，這種電阻被稱之為“無源器件”，可應用在集成電路中可以更好的控制靜電和放電問題。除此之外，系統與N 型線電阻中產生的電流大小沒有顯著差異。因此針對這種情況，設計者會使用N 型線電阻。當集成電路運行正常而電場發生弱化，則需要重點考慮電流和電場強度之間的聯系。

2.2 二極管

集成電路中除電阻最為常見，二極管也是使用概率較高的器件。二極管是一種“電壓鉗位器件”，結構比較簡單。二極管在運行時，可以表現出自身不具備的回智特點，因此有較好的防護作用。應用二極管構建的防護網絡，更具有安全性和嚴密性，故此在使用的過程中可以表現出良好的使用效果。以二極管產生的防護技術作為出發點，在集成電路應用二極管的過程中，通常情況下二級管電路是0.8 V，這種特點可以讓二級管有效緩解集成電路“靜電放電”問題，但是需要高度重視的是，集成電路在應用二極管時也表現出負面影響。二極管自身有擊穿電壓性能，并且自身防護能力較弱，在實際應用的過程中，為保證集成電路運行時保持安全性、穩定性，在應用二極管時必須保證二極管的積極效果，并且要有效控制二極管帶來的負面影響。

2.3 NPN 晶體管

集成電路中除電阻和二極管，還有NPN 晶體管，這是一種正方向和反方向同時安置NPN 結的防護器件，這一特點會導致集成電路在運行時，正方向NPN 結可能讓反方向的NPN 結出現“載流子”，其中載流子會對反方向的NPN 結帶來影響。同時正方向的NPN 結的作用，反方向的NPN 結周圍會聚焦更多的載流子，導致載流子濃度逐漸增加。因此，雙極在集體管內部，電路會逐漸提升，起到維護集成電路內部器件的積極作用。

3 ESD 防護分析

3.1 SCR 防護技術

集成電路防護靜電放電時，晶閘管被廣泛應用。在實際應用的過程中，想要讓集成電路利用閘管達到靜電放電降低的目的，一般情況下，都會使用便于操作的硅晶閘管。晶閘管中有“N 型阱電阻”和“P 型阱電阻”，該電阻注入區域存在明顯差別。N 型阱電阻N+和P+可進入“陽極端口”，但是P 型阱電阻可注入“陰極端口”，這兩種特性可以讓晶閘管維護靜電放電時發揮較好的作用，因此，可以被有效使用。從晶閘管結構分析，當維護集成電路中的靜電放電時，應用的防護技術主要有兩種電阻和兩種三極管，這樣的組成便于提升晶閘管防護效果，防止對“集成電路”正常運行帶來負面影響。當通過硅晶管防護集成電路時，集成電路被稱為“兩端器件”，因此晶閘管會與集成電路相連接。為使晶閘管充分發揮防護靜電放電作用，會將晶閘管中的P-well 和陰極相銜接，但N-well 和陽極相銜接。因此當在P-well 和陰極相銜接的時期與NPN 相連接，則利用可控硅維護集成電路。

3.2 版圖設計

通常情況下，“熱實效形式”和“電實效形式”是集成電路被損壞的兩種主要靜電放電表現形式。當流向芯片內部的電流強度超過預定范圍，芯片則聚集較大的熱量，當芯片實際空間范圍較小時，則導致熱量聚集的問題會更加凸顯。因此由于熱量快速聚集導致芯片的溫度升高，致使芯片損壞。由熱實效致使芯片損壞的區域主要包括擴散電阻和互聯線。芯片中的實效區并沒有受到電路的有效保護，或者電路在保護的過程中沒有起到太大的作用，致使芯片受到“ESD 電高壓”影響。在設計布局的過程中，應將“ESD 版圖”當作“對稱布置”的優化思路。針對同種類型的管腳，應實施相同的“ESD 防護電路”設計，使設備的密度具備持續性、合理性優勢。

在設計互聯線布置時，必須嚴格控制互聯線中產生的寄生電阻。當二極管中的“ESD 防護器件”融合叉指結構時，可以從源頭延長周長。在布設“GGNMOS”及“GDPMOS”設備時，也可以適當借助叉指結構，但需要在引用的過程中高度重視叉指的寬度、長度。確保叉指的寬度和長度控制在規定范圍內。

3.3 全芯片設計

通過分析集成電路中“ESD 現象”了解到，“ESD 現象”可以對“集成電路”帶來不良影響，并且可能會損害其內部結構，為使“ESD 現象”達到預期目標，可以將PAD 及ESD 布置在同一個位置，但是在提升集成電路防護能力的同時，可能對電路產生嚴重影響，因此，全芯片防護技術被廣泛普及應用。技術人員在使用全芯片“防護技術”的過程中，會應用“Power clamp”，這種技術在VSS 和VDD 中會具有理想的使用成效。基于集成電路現狀，將“防護電路”分為靜態和動態兩種。站在集成電路角度分析，動態電阻可以提供相對穩定線路，當“集成電路”中的實際電壓超過預期電壓時，動態電路可以被疏通。另外靜態可以將電流作為主要釋放渠道，SCR 電路在維護二極管的過程中，可能會受到觸發影響，在動態靜電中，二級管與SCR 電路比較普遍。動態電路在“全芯片”影響下，可更高達到防護效果。但是靜態電路在探測ESD 信號后，才能夠得有顯現。在這種情況下，技術人員準確辨別“ESD 信號”真假，對于提升防護技術有重要的意義。

4 ESD 失效機理和失效模式

4.1 實效模式

ESD 失效模式主要包括突發性失效和潛在式失效。突發性失效是集成電路內部的器件性能惡化，致使集成電路在運行時參數失效，導致集成電路出現故障，不同程度的損害器件。突發性失效是指集成電路發生短路使參數出現偏移情況。ESD 失效模式指當集成電路在工作中，各個器件會形成完整的“ESD 回路”，同時產生低的電量和靜電。ESD 在放電的過程中，由于通過器件電流較小，但是也會出現突發性失效情況，在潛在失效模式中，損壞集成電路程度較小，主要以“微損”為核心。隨著集成電路放電次數不斷增多，導致微損不斷積累，對器件造成嚴重損害。

4.2 失效機理

從硅熔化角度分析，在靜電放電中流通的電流產生的熱量，將會使溫度快速上升，出現硅熔化現象。當硅熔化時，則導致電路中的電阻降低，一般電阻會降低20 倍，使大量的電流經過熔化地點，出現二次“熱失控”情況。在硅熔化的過程中，發生漏電的電流會通過電路再次分配，當漏電電流和電壓較高時，可對集成電路內部的“結點晶”結構產生嚴重影響，甚至會導致集成電路發生短路。在注入電荷中，靜電放電會使結點晶發生反向偏置，較容易出現“擊穿”情況。有效補充載流子的能量，可以使氧化層打破勢壘阻礙，當進入到勢壘中，則導致閾值電壓發生漂移現象，對VT 數據查收產生嚴重影響。氧化層出現斷裂情況的主要原因是氧化層產生破裂，因此需要技術人員引起高度重視。

5 結束語

集成電路會受到多個因素的影響，具有較大的挑戰。技術人員要提升機電電路性能，延長使用壽命，則應該嚴格開展靜電放電系列工作。主要分析集成電路ESD 現場成因、以電阻為首的集成電路ESD 防護器件、ESD 防護技術。通過深入分析，為技術人員在今后開展生產和制造集成電路工作時，合理應用二極管和電阻等ESD 器件提供參考，結合周圍環境和ESD 防護技術，使ESD 防護技術應用更具備合理性和科學性。