高速寬帶通信信號測向處理模塊的設計與實現

巢捷頻

(中國西南電子技術研究所,成都 610036)

1 引 言

電子偵察是現代戰場偵察的一種重要手段,對輻射源目標的測向更是電子偵察的核心內容之一。隨著各類通信裝備的快速發展,電磁環境日趨復雜,對電子偵察裝備的測向性能要求也越來越高。目前測向系統的帶寬從十幾兆赫量級往幾十兆赫發展。同時,為了滿足1000 hop/s的跳頻信號處理的要求,測向速度要求也提高到百微秒量級。某測向系統中,由于平臺的要求,結構非常緊湊,要求在有限的硬件資源條件下實現對通信信號60 MHz帶寬內、分辨率在12.5 KHz的準實時快速測向,對測向的信號處理提出了很高的要求,信號處理模塊的研制需要從高性能硬件設計、合理的流程設計、對算法進行優化幾個方面來解決問題。

2 測向處理的性能需求

某偵察測向系統中,測向處理部分需要達到以下主要指標:

(1)瞬時帶寬:60 MHz/2 MHz可選擇;

(2)中頻頻率:140 MHz;

(3)頻率分辨率:小于12.5 KHz;

(4)單信號測向處理時間:小于300μs;

(5)中頻輸入數量:5路;

(6)儀表測向精度:優于1°;

(7)具備跳頻分析功能;

(8)尺寸:占用6U CPCI一個插槽。

從指標看,測向處理部分由1個處理模塊實現,模塊性能要求很高,首先需要處理的帶寬(60 MHz)較大,其次需要很短的處理時間(300μs)且有限的硬件資源(1個CPCI插槽)。高帶寬必然帶來高的采樣率,而高采樣率引起的大數據量運算又與很短的處理時間和有限的硬件資源是相互矛盾的。此外,測向處理模塊還兼顧跳頻信號分選功能,測向處理能夠利用的硬件資源受到進一步限制,使得測向模塊的研制面臨挑戰。

3 偵察測向的總體設計

偵察測向從體制上來說有干涉儀測向、空間譜測向、比幅測向、波束合成測向等多種方法,其中干涉儀測向是一種傳統的也是應用非常廣泛的體制。干涉儀測向分為傳統干涉儀和相關干涉儀兩種體制。

傳統干涉儀是建立在天線陣元獲取入射波電場相位分布基礎上的,當入射電波是平面波時,天線陣元相對位置就決定了各通道信號的相位分布。對各通道的相位進行測量,結合天線陣的幾何構型,就可以推算出來波方向。但由于天線陣元間互耦、天線支架或天線陣載體等的影響、天線陣元本身的不一致性,往往會導致波陣面發生畸變,使入射波相位和幅度分布產生失真,最終造成測向結果誤差偏大甚至錯誤。要降低或完全消除這些畸變和失真,工程上往往代價很大,很難做到。

相關干涉儀也是使用各天線陣元間的相位差來測向,與傳統干涉儀相比區別在于計算出來的相位差并不直接用來推算來波方位,而是與預先準備好的相位差庫進行相關比較。相位差庫存儲了不同頻率、不同來波方向時各通道間的相位差數據。通過相關比較,找與相位差庫中相關性最高的數據,該數據對應的來波方向就是測向結果。相關干涉儀體制具有高精度、高靈敏度和高抗擾度等突出優點,是工程上應用最廣的一種測向體制[1]。

如圖1如所示,某相關干涉儀測向系統由天線陣、開關、多通道接收機、標校源、測向處理機以及顯控部分組成。

圖1 測向系統功能框圖Fig.1 Block diagram of direction finding system

測向處理模塊的功能是對接收機輸出的多路中頻信號進行模數變換,得到數字信號后進行下變頻、正交變化、濾波、預處理,再進行各通道的頻譜計算,對結構進行信號檢測,然后進行信號相位差的計算,通過與相位差庫進行相關比較,最后得到信號來波方位。

測向處理模塊在測向系統中需完成從模數變換到測向結果計算的所有功能,是影響整個系統測向處理速度的關鍵之處。

4 測向處理模塊的具體實現

4.1 硬件設計

信號處理模塊的硬件設計如圖2和圖3所示,處理模塊由多路AD采集電路、FPGA/DSP及其外圍電路、電源電路和接口電路等組成,運算與控制的核心由兩塊TI公司的TMS6414 DSP處理器、兩塊Xinlix公司的V5SX95T FPAG構成。TMS6414為定點處理DSP,運算能力可達8000 MIPS,具備豐富的接口,用作數據管理和基本的運算完全可以勝任。V5SX95T是目前應用廣泛的主流信號處理FPGA,具備豐富的硬件乘加器和存儲器資源,同時國內供貨穩定,價格適中。

FPGA相對DSP處理能力要高得多,但算法編程實現相對困難。為了提高運算速度,硬件模塊中測向部分使用一塊DSP和兩塊FPGA來進行。

圖2 電路原理框圖Fig.2 Schematic diagram of circuit

圖3 測向處理模塊硬件圖片Fig.3 Signal processing module

4.2 采樣率的設計

輸入的中頻信號中心頻率 f0為140MHz,帶寬B為60 MHz或2 MHz。為降低后端處理運算量,適合采用欠采樣的方法。中頻輸入有兩種帶寬,先對要求更高的60MHz帶寬進行采樣率設計。

根據帶通采樣定理[2]:

式中,fs為采樣率,fh=f0+B/2=170 MHz,fl=f0-B/2=110 MHz。

根據公式計算,60 MHz帶寬情況下,170 MHz≤fs≤220 MHz。在采樣后的數據預處理中,需要對信號進行數字下變頻及正交變換。下變頻的基本原理如圖4所示[3]。

圖4 下變頻器框圖Fig.4 Block diagram of DDC

由圖4可以看出,下變頻的混頻部分由DDS和兩個乘法器組成的混頻器以及后續的低通濾波器組成。此部分運算電路運行頻率與采樣率一致,屬于整個處理流程運算速度要求最高的地方。如果選取下變頻值 ω0=fs/4(即歸一化頻率 Ψ0=π/2),則DDS輸出為[010-1]這樣的序列,與輸入信號相乘相當于簡單符號變換、抽取和插零處理,可以大大減輕運算量,如圖5所示。

圖5 簡化后的下變頻器框圖Fig.5 Block diagram of modified DDC

中頻帶寬有 2 MHz和 60 MHz兩種,確定了60 MHz帶寬下的大致采樣率后,再對2MHz帶寬的采樣率進行設計。由于2 MHz帶寬比60MHz低得多,故其采樣率可以使用60MHz帶寬采樣率的整數分頻,從而降低硬件設計難度,即(N為自然數)。這樣工程中可以直接對采樣率為 fs的AD采樣數據進行N倍抽取,等效于的采樣。同時,應用帶通采樣定理,對進行推算,最后得出的采樣率 fs=187.2MHz,這樣的采樣頻率設計可以同時滿足60 MHz、2MHz的帶通采樣需求,且可以應用簡化的下變頻結構。

4.3 處理算法的實現

根據圖1,測向處理算法需要完成各路信號的預處理、頻譜計算、信號搜索、相位計算、相位差庫相關運算等,為保證處理速度,除跳頻信號分選外,主要的運算都在FPGA內進行。測向處理中,主要算法分為預處理部分、頻率描述字(FDW)計算部分、方向計算部分,如圖6所示。

圖6 測向處理流程框圖Fig.6 Flow chart of signal processing

AD采樣后首先進行的是下變頻的處理。4.2節闡述了簡化的下變頻中的混頻器,減少了運算量。除此之外,下變頻的另外一個組成部分低通濾波器,也可以通過優化設計減少運行量。在本應用中,選取了2倍抽取半帶濾波器,這種濾波器的特點是通帶和阻帶寬度相同,且比一般的2倍抽取FIR濾波器減少一半的運算量,非常適合在這里使用。但應用中應注意其過渡帶的寬度,需要保證信號在抽取后不能混迭。針對本方案,半帶濾波器的頻率響應仿真如圖7所示。其中采樣率為187.2 MHz,通帶為30MHz,濾波器為24階[4,5]。

圖7 半帶濾波器的頻率響應Fig.7 Frequency response of half-band filter

完成預處理后,對數據分幀,進行后續運算,幀長度即為FFT運算點數,FFT使用流水線運算結構。FFT運算產生的頻譜數據為復數,對其利用CORDIC算法進行反正切運算,就可以得到各頻率分量對應的相位。結合利用幅度信息完成的信號檢測結果,對每個信號都形成頻率描述字(FDW)。FDW包含了信號頻率值、時標和各通道的相位信息。FDW計算中,采樣率為fs,FFT點數為N,頻率分辨率為R。由頻率分辨率公式

通過預處理后 fs=93.6 MHz,要達到12.5 kHz以上的分辨率精度,N=8192。

方位計算部分接收到FDW后,進行相位校正和與方位庫內的相位差數據進行相關比較,最后得到來波方位。

為得到更高的處理速度,預處理和FDW計算部分采用了流水線形式,對信號進行全實時的運算,僅會由于流水線長度帶來一定輸入輸出的時延。因為在偵察過程中信號數量的不確定性,方位計算部分沒有采取完全的流水線結構,采用時分復用的方法,讓各個信號的方位計算分時在同一電路里進行,這樣的設計能夠實現在現有資源情況下得到優化的性能。

5 測向速度分析

從上節所述的處理過程可知,整個流程分為預處理部分、FDW計算部分、方向計算部分。預處理部分為完全基于單個數據的實時運算,這樣的運算會帶來延遲,但非常小,可以忽略不計。FDW計算部分也是實時進行,但計算是基于數據幀的,從數據輸入到輸出,延遲包括數據組幀的實際和計算時間。最后的方位計算是基于單個數據運算,運算時間可以理解為輸入輸出延遲。

設測向處理總延遲時間為T,則:

式中,ts為信號組幀時間,tfft為頻譜計算時間,ta為相位計算時間,tc為相關運算、求解方位的時間,n為過門限的信號個數。這里分析假定被偵察信號是一直存在的,不考慮信號突發造成信號漏檢帶來的額外時間開銷。在FPGA中,相位計算與預處理部分類似,為基于單個數據的流水線形式,所以數據延遲ta很小,可忽略不計。

采樣率187.2MHz的實信號進入預處理部分后,被2倍抽取,采樣率變為93.6MHz。系統需要高于12.5 kHz的頻譜分辨率,根據頻譜分辨率計算公式(1),N取8192時,分辨率 R=11.4 kHz,滿足要求。

按照93.6MHz的采樣率和8192點的數據量計算,ts=87.5 μs。在型號為XC5VSX95T的FPGA 實現N點的流水線型FFT運算,tfft1=87.5 μs,tfft2=131 μs,其中 tfft1為FFT運算模塊從開賽計算到輸出第一個頻譜計算結果所需的延遲,tfft2為所有數據輸出所需延遲。方位計算時間 tc=2.5 μs。所以實際上,測向處理總延遲是一個變量,與信號個數和信號頻率有關系。對于單信號來說,測向處理177.5 μs≤T≤265 μs。假設有200個頻率點需要測向,則延遲675 μs≤T ≤762.5 μs。

6 結束語

按照上述方法,進行合理的采樣率選擇,對處理算法和流程進行優化,把主要運算放在FPGA中進行,可以解決測向處理模塊在頻率分辨率、處理速度和硬件資源之間的矛盾。目前,該模塊已經完成研制,并通過了系統級的驗收測試,實測頻率分辨率、測向速度等關鍵指標都滿足設計要求。其中頻譜計算部分還設計了分辨率可變功能,可以在適當降低分辨率要求的情況下,進一步提高測向速度。

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