基于FPGA的100BASE-TX工業(yè)以太網(wǎng)中繼器的設(shè)計(jì)與實(shí)現(xiàn)

周學(xué)勛

（南車(chē)時(shí)代電氣技術(shù)中心，湖南株洲412001）

以太網(wǎng)中繼器是連接網(wǎng)絡(luò)線路的一種裝置，常用于兩個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)之間物理信號(hào)的雙向轉(zhuǎn)發(fā)工作。由于存在損耗，在線路上傳輸?shù)男盘?hào)功率會(huì)逐漸衰減，衰減到一定程度時(shí)將造成信號(hào)失真，因此會(huì)導(dǎo)致接收錯(cuò)誤，中繼器就是為解決這一問(wèn)題而設(shè)計(jì)的。中繼器是最簡(jiǎn)單的網(wǎng)絡(luò)互聯(lián)設(shè)備，負(fù)責(zé)在兩個(gè)節(jié)點(diǎn)的物理層上傳遞信息，完成信號(hào)的復(fù)制、調(diào)整和放大功能，以此來(lái)延長(zhǎng)網(wǎng)絡(luò)的長(zhǎng)度。

1 系統(tǒng)架構(gòu)

以太網(wǎng)中繼器采用專(zhuān)用以太網(wǎng)物理層PHY芯片來(lái)實(shí)現(xiàn)以太網(wǎng)接口部分，控制部分采用FPGA來(lái)實(shí)現(xiàn)，PHY芯片和FPGA采用MII接口相連接，其系統(tǒng)功能框圖如圖1所示。

圖1 系統(tǒng)功能框圖Fig.1 Block diagram of system function

以太網(wǎng)中繼器用來(lái)對(duì)以太網(wǎng)物理層的信號(hào)進(jìn)行雙向轉(zhuǎn)發(fā)。如圖1所示，當(dāng)以太網(wǎng)接口1接收到數(shù)據(jù)時(shí)，模擬數(shù)據(jù)信號(hào)由雙絞線從以太網(wǎng)接口1的M12連接器進(jìn)入隔離變壓器，經(jīng)過(guò)變壓器的隔離后進(jìn)入PHY芯片，濾波，整形，4B/5B解碼，從MII（Media Independent Interface）變?yōu)?位數(shù)據(jù)并行輸出，進(jìn)入FPGA。FPGA進(jìn)行以太網(wǎng)MAC幀的檢測(cè)與再生后以4位并行數(shù)據(jù)輸出到以太網(wǎng)接口2的PHY芯片的MII接口，并行數(shù)據(jù)經(jīng)過(guò)PHY芯片的4B/5B編碼，轉(zhuǎn)化為MLT3[1]（多電平傳輸）格式模擬信號(hào)，預(yù)整形，發(fā)送到隔離變壓器，信號(hào)經(jīng)變壓器隔離后，輸出到M12連接器。當(dāng)來(lái)自以太網(wǎng)接口2接收到數(shù)據(jù)時(shí)，模擬數(shù)據(jù)信號(hào)由雙絞線從以太網(wǎng)接口2的M12連接器進(jìn)入隔離變壓器，經(jīng)過(guò)變壓器的隔離后進(jìn)入PHY芯片，濾波，整形，4B/5B解碼，從MII（Media Independent Interface）變?yōu)?位數(shù)據(jù)并行輸出，并行信號(hào)進(jìn)入FPGA。FPGA進(jìn)行以太網(wǎng)MAC幀的檢測(cè)與再生后以4位并行數(shù)據(jù)輸出到以太網(wǎng)接口1的PHY芯片的MII接口，并行數(shù)據(jù)經(jīng)過(guò)PHY芯片的4B/5B編碼，轉(zhuǎn)化為MLT3（多電平傳輸）格式模擬信號(hào)，預(yù)整形，發(fā)送到隔離變壓器，信號(hào)經(jīng)隔離變壓器，到M12連接器。由于所設(shè)計(jì)的中繼器設(shè)置為100 M全雙工方式，所以對(duì)于PHY芯片來(lái)說(shuō)，雙向數(shù)據(jù)轉(zhuǎn)發(fā)過(guò)程相互獨(dú)立，互不影響。

2 邏輯實(shí)現(xiàn)

IEEE802.3標(biāo)準(zhǔn)[2]規(guī)定一個(gè)完整的MAC幀包括7字節(jié)的同步碼（10101010）、一個(gè)字節(jié)的幀起始標(biāo)志符（10101011）、6個(gè)字節(jié)的目的地址、6個(gè)字節(jié)的源地址、2個(gè)字節(jié)的數(shù)據(jù)長(zhǎng)度、46～1500字節(jié)的數(shù)據(jù)和4字節(jié)的校驗(yàn)碼等字段組成。完整的以太網(wǎng)幀如圖2所示。

圖2 IEEE 802.3以太網(wǎng)幀格式Fig.2 Ethernet frame format based on IEEE 802.3

MII接口主要包括4個(gè)部分[3]：一個(gè)是從MAC層到PHY的發(fā)送數(shù)據(jù)接口；二是從MAC層到PHY層的接收數(shù)據(jù)接口；三是從物理層到MAC層的狀態(tài)指示信號(hào)；四是MAC層和物理層之間傳送控制和狀態(tài)信息的MDIO接口，在本中繼器的設(shè)計(jì)中，MDIO接口無(wú)需使用。PHY芯片端的各信號(hào)定義如表1所示（對(duì)于FPGA一端，信號(hào)定義相同，方向相反）。

表1 信號(hào)定義Tab.1 Signal definition

IEEE802.3標(biāo)準(zhǔn)允許PHY芯片在接收以太網(wǎng)幀時(shí)，丟失一部分同步碼，因此FPGA必須將來(lái)自某一個(gè)以太網(wǎng)接口PHY芯片MII接口的以太網(wǎng)幀進(jìn)行幀同步碼和幀起始標(biāo)志符的檢測(cè)與恢復(fù)再生，并將再生的幀同步碼和幀起始標(biāo)志符以及數(shù)據(jù)實(shí)時(shí)轉(zhuǎn)發(fā)給另外一個(gè)端口。由于中繼器是雙向數(shù)據(jù)轉(zhuǎn)發(fā)，因此在FPGA內(nèi)部設(shè)計(jì)了兩套完全相同的子模塊，分別用于各自方向的轉(zhuǎn)發(fā)。FPGA實(shí)現(xiàn)這一功能的功能框圖如圖3所示。

2.1 同步檢測(cè)模塊

同步檢測(cè)模塊負(fù)責(zé)對(duì)來(lái)自PHY芯片MII接口的RXD[3:0]數(shù)據(jù)進(jìn)行同步信息的提取和幀起始標(biāo)志符（SFD）的識(shí)別，并將幀起始標(biāo)志符之后的有效數(shù)據(jù)暫存到雙口RAM中。由于中繼器只是物理層的設(shè)備，因此無(wú)需對(duì)所接收到的數(shù)據(jù)進(jìn)行CRC校驗(yàn)，所以在設(shè)計(jì)同步檢測(cè)模塊時(shí)，將圖2所示的以太網(wǎng)幀目的地址字段及該字段以后的所有字段都認(rèn)為是有效數(shù)據(jù)。

圖3 FPGA功能框圖Fig.3 Function block diagram of FPGA

同步檢測(cè)模塊狀態(tài)轉(zhuǎn)換圖如圖4所示：

1）當(dāng)中繼器上電開(kāi)始工作，狀態(tài)機(jī)初始化為IDLE狀態(tài)。

2）當(dāng)來(lái)自某一以太網(wǎng)接口PHY芯片的MII接口信號(hào)RXDV信號(hào)有效時(shí)，表示需要接收以太網(wǎng)幀，狀態(tài)機(jī)轉(zhuǎn)換到檢測(cè)以太網(wǎng)幀同步碼及起始標(biāo)志符狀態(tài)。當(dāng)檢測(cè)到非“1010”或“1011”時(shí)，返回到IDLE狀態(tài)，放棄當(dāng)前幀傳輸，等待下一幀。

3）當(dāng)檢測(cè)到以太網(wǎng)幀同步碼及起始標(biāo)志符后，進(jìn)入幀有效數(shù)據(jù)存儲(chǔ)狀態(tài)，將幀有效數(shù)據(jù)存儲(chǔ)到FPGA內(nèi)部雙口RAM中。

4）當(dāng)檢測(cè)到RXDV信號(hào)無(wú)效后，表示幀數(shù)據(jù)已經(jīng)接收完畢，狀態(tài)機(jī)跳轉(zhuǎn)到IDLE狀態(tài)，等待接收下一幀數(shù)據(jù)。

2.2 同步再生模塊

同步再生模塊負(fù)責(zé)提取雙口RAM中的有效數(shù)據(jù)，并在有效數(shù)據(jù)前添上新的幀同步碼和起始標(biāo)志符，增加新的同步信息。

同步再生模塊狀態(tài)轉(zhuǎn)換圖如圖5所示。

1）當(dāng)中繼器上電工作后，狀態(tài)機(jī)初始化為IDLE狀態(tài)。

2）當(dāng)接收狀態(tài)機(jī)檢測(cè)到幀起始標(biāo)志符“10101011”后，就置TXEN信號(hào)有效，發(fā)送狀態(tài)機(jī)轉(zhuǎn)換到發(fā)送以太網(wǎng)幀同步碼“10101010”狀態(tài)及發(fā)送以太網(wǎng)幀起始標(biāo)志符“10101011”狀態(tài)。

3）當(dāng)發(fā)送完以太網(wǎng)幀起始標(biāo)志符“10101011”后，轉(zhuǎn)換到發(fā)送有效數(shù)據(jù)狀態(tài)。讀取雙口RAM中的數(shù)據(jù)，并同步發(fā)送。

圖5 發(fā)送狀態(tài)機(jī)Fig.5 Send state machine

4）當(dāng)發(fā)送完有效數(shù)據(jù)后，置TXEN信號(hào)無(wú)效。狀態(tài)機(jī)跳轉(zhuǎn)到IDLE狀態(tài)，等待下一幀的發(fā)送。

2.3 雙口RAM模塊

雙口RAM模塊負(fù)責(zé)暫存幀有效數(shù)據(jù)及數(shù)據(jù)交互。在FPGA從某一以太網(wǎng)端口接收數(shù)據(jù)時(shí)，在控制模塊的控制下將接收到的數(shù)據(jù)存儲(chǔ)到雙口RAM中，當(dāng)發(fā)送使能信號(hào)TXEN有效時(shí)，由控制模塊將雙口RAM中的數(shù)據(jù)讀出，從輸出端口輸出。雙口RAM采用調(diào)用Xilinx成熟的IP核來(lái)實(shí)現(xiàn)，它具有2套可讀可寫(xiě)的RAM（A和B），RAMA與接收端的數(shù)據(jù)及控制信號(hào)相連，RAMB與發(fā)送端的數(shù)據(jù)及控制信號(hào)相連，RAM只做數(shù)據(jù)的輸入，RAMB只做數(shù)據(jù)的輸出。由于以太網(wǎng)最大幀長(zhǎng)度為1 518個(gè)字節(jié)，所以必須將雙口RAM的地址深度須設(shè)為3 k，以保證有足夠的容量來(lái)緩存一幀以太網(wǎng)數(shù)據(jù)；而PHY芯片MII接口的數(shù)據(jù)信號(hào)為4 bit的并行數(shù)據(jù)，因此雙口RAM的數(shù)據(jù)線寬度設(shè)為4 bit。因?yàn)橹欣^器的數(shù)據(jù)傳輸是雙向的，所以在FPGA里面設(shè)置兩個(gè)相同的雙口RAM，使兩個(gè)方向相互獨(dú)立，各自存儲(chǔ)自己所負(fù)責(zé)方向的幀有效數(shù)據(jù)。

2.4 控制模塊

控制模塊用于控制同步檢測(cè)模塊和同步再生模塊的工作，產(chǎn)生滿足PHY芯片的相應(yīng)時(shí)序，并控制雙口RAM的讀寫(xiě)時(shí)序，是整個(gè)中繼模塊FPGA程序的核心。當(dāng)同步檢測(cè)模塊檢測(cè)到幀起始標(biāo)志符后，向控制模塊發(fā)出一個(gè)preamble_en信號(hào)，報(bào)告已經(jīng)檢測(cè)到幀起始分解符，控制模塊收到該信號(hào)后，啟動(dòng)雙口RAM的寫(xiě)控制，將同步檢測(cè)模塊接收到的4位并行數(shù)據(jù)存儲(chǔ)到雙口RAM中，同時(shí)置發(fā)送信號(hào)TXEN有效，通知同步再生模塊啟動(dòng)發(fā)送數(shù)據(jù)過(guò)程，同步再生模塊收到TXEN信號(hào)后，開(kāi)始生成幀同步碼和幀起始標(biāo)志符并發(fā)送，幀起始標(biāo)志符發(fā)送完畢后，通知控制模塊啟動(dòng)雙口RAM的讀控制，將雙口RAM中的有效數(shù)據(jù)讀出并緊隨著幀起始標(biāo)志符發(fā)送出去。在整個(gè)數(shù)據(jù)通信過(guò)程中，控制模塊檢測(cè)各種出錯(cuò)指示信號(hào)，一旦接收或發(fā)送出錯(cuò)信號(hào)有效，則立即停止當(dāng)前數(shù)據(jù)的傳輸，等待下一幀數(shù)據(jù)的傳輸。

3 功能驗(yàn)證

為了驗(yàn)證所設(shè)計(jì)的以太網(wǎng)中繼器的性能，按照RFC2544標(biāo)準(zhǔn)[4]對(duì)其進(jìn)行性能測(cè)試。主要測(cè)試其延時(shí)性能。而RFC1242標(biāo)準(zhǔn)[5]中對(duì)延時(shí)定義如下：對(duì)于存儲(chǔ)轉(zhuǎn)發(fā)設(shè)備來(lái)說(shuō)，當(dāng)輸入幀的最后一位到達(dá)輸入端口時(shí)，時(shí)間間隔開(kāi)始計(jì)算，當(dāng)輸出幀的第一位在輸出端口上可見(jiàn)時(shí)，時(shí)間間隔計(jì)算結(jié)束；對(duì)于按位轉(zhuǎn)發(fā)設(shè)備來(lái)說(shuō)，當(dāng)輸入幀的第一位到達(dá)輸入端口時(shí)，時(shí)間間隔開(kāi)始計(jì)算，當(dāng)輸出幀的第一位在輸出端口上可見(jiàn)時(shí)，時(shí)間間隔計(jì)算結(jié)束。中繼器屬于按位轉(zhuǎn)發(fā)設(shè)備，因此測(cè)量時(shí)，需選取LILO方式。使用專(zhuān)業(yè)的網(wǎng)絡(luò)測(cè)試儀，對(duì)中繼器進(jìn)行測(cè)試，測(cè)得的時(shí)延指標(biāo)如表2所示。

表2 測(cè)試結(jié)果Tab.2 Test results

從表2的測(cè)試結(jié)果來(lái)看，中繼模塊的平均時(shí)延穩(wěn)定在1.04 μs，不隨幀長(zhǎng)度大小和流量大小改變而改變。

4 結(jié)束語(yǔ)

本文通過(guò)對(duì)以太網(wǎng)物理層通信過(guò)程進(jìn)行分析，設(shè)計(jì)了一種基于FPGA的工業(yè)以太網(wǎng)中繼器，給出了中繼器的總體設(shè)計(jì)方案，并詳細(xì)介紹了FPGA的算法及實(shí)現(xiàn)過(guò)程，最后通過(guò)專(zhuān)業(yè)的以太網(wǎng)測(cè)試儀對(duì)所設(shè)計(jì)的以太網(wǎng)中繼器進(jìn)行測(cè)試，驗(yàn)證了該中繼器的性能，滿足設(shè)計(jì)要求。

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