基于VMM構(gòu)建可重用驗(yàn)證平臺(tái)

摘要：傳統(tǒng)的驗(yàn)證平臺(tái)編寫復(fù)雜，且難以在不同設(shè)計(jì)之間重用。采用Syslem Verilog支持的VMM驗(yàn)證方法學(xué)，并結(jié)合帶約束的隨機(jī)驗(yàn)證和覆蓋率驅(qū)動(dòng)的驗(yàn)證技術(shù)，構(gòu)建可重用驗(yàn)證平臺(tái)，完成對(duì)uART模塊的驗(yàn)證。與直接測(cè)試方法相比，該驗(yàn)證平臺(tái)不僅能夠有效提高驗(yàn)證效率，而且在模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證過(guò)程中，能夠重用該驗(yàn)證平臺(tái)或驗(yàn)證組件。