雙極工藝下一款高共模輸入電平遲滯比較器的電路設(shè)計(jì)

電子科技大學(xué)電子薄膜與集成器件國家重點(diǎn)實(shí)驗(yàn)室 侯晉昭 余清華 代 杰

1.引言

電源管理芯片需要設(shè)計(jì)過壓保護(hù)模塊以確保負(fù)載在安全的電壓范圍內(nèi)工作。過壓保護(hù)模塊一般通過電阻分壓對輸出電壓進(jìn)行采樣，和芯片內(nèi)部基準(zhǔn)電壓進(jìn)行比較。如果輸出電壓的變化量一定，則比較器的共模輸入電平設(shè)定得越高，采樣電壓即比較器輸入電壓的變化量越大，環(huán)路的靈敏度越高。

高共模輸入電平運(yùn)算放大器放的設(shè)計(jì)是IC設(shè)計(jì)中極具挑戰(zhàn)的課題之一。對雙極工藝，為了使運(yùn)放的共模輸入電平達(dá)到電源電壓，可以增加一級射隨器做為電位平移，但同時增加了功耗。

本文設(shè)計(jì)了一種基于雙極工藝的高共模輸入電平低功耗遲滯比較器，不用加入一級射隨器做為電位平移，就可以使共模輸入電平達(dá)到芯片內(nèi)部的次級電源電壓，而且可以方便的調(diào)整遲滯電壓。該遲滯比較器用于一款升壓型PFC電源管理芯片的過壓保護(hù)模塊，并用1um雙極工藝實(shí)現(xiàn)，共模輸入電平為電源電壓7.4V，遲滯電壓為O.5V，功耗約為O.74mW。升壓轉(zhuǎn)換器的原理參考文獻(xiàn)[1]。

2.電路設(shè)計(jì)

2.1 遲滯比較器原理

如圖1所示，遲滯比較器由一個運(yùn)算放大器和門限電壓(VH、VL)轉(zhuǎn)換電路組成[2]。

當(dāng)升壓變換器的輸出電壓在正常范圍內(nèi)時，其電阻分壓Vin+小于VCC，op輸出低電平，Q1和Q2均關(guān)斷，Vin-為VCC，記做VH=VCC；此時Vout為低電平，該使能信號使芯片其它模塊正常工作。

如果升壓變換器的輸出電壓過高使Vin+超過VH，op輸出電平升高至Q2導(dǎo)通，R3上有電壓降，Vout為高電平，該使能信號關(guān)斷芯片的輸出，使升壓變換器的輸出電壓降低，此時Q1的發(fā)射極電位被鉗位在Vbias，即R2上的壓降為Vbias，則R1上的壓降為

此時Vin-為VCC-VR1，記做VL=VCC-VR1。當(dāng)Vin+下降到VL以下后，輸出才再次翻轉(zhuǎn)，芯片正常工作。遲滯電壓由公式（1）確定，通過調(diào)節(jié)Vbias和R1、R2的大小，可以方便的調(diào)整遲滯電壓。

2.2 高共模輸入電平運(yùn)放的設(shè)計(jì)

圖1 遲滯比較器原理圖

圖2 高共模輸入電平運(yùn)算放大器

文獻(xiàn)[3]和文獻(xiàn)[4]介紹了幾種高共模輸入電壓范圍的CMOS運(yùn)算放大器的設(shè)計(jì)。對CMOS工藝，采用NMOS做為輸入對管的折疊式共源共柵結(jié)構(gòu)的運(yùn)放，可以使共模輸入電平達(dá)到電源電壓。但對雙極工藝，由于三極管和MOS管工作在放大區(qū)的條件不同，采用類似的NPN做為輸入對管的折疊式共源共柵結(jié)構(gòu)的運(yùn)放，共模輸入電平也只能達(dá)到VCC-O.7V。雖然可以增加一級射隨器用作電位平移，但同時增加了功耗。

本文設(shè)計(jì)的基于雙極工藝的高共模輸入電平低功耗運(yùn)放如圖2所示，不用引入一級射隨器做為電位平移，就可以使共模輸入電平達(dá)到芯片內(nèi)部的次級電源電壓。

因?yàn)楣材］斎腚娖綖閂CC，所以必須采用集電極接VCC的NPN作為輸入對管，有源負(fù)載和偏置電流源只能放置在NPN輸入對管的同一側(cè)。圖2中所有電流鏡均為1:1的鏡像電流源。Qn1和Qn2為集電極接VCC的NPN輸入對管，Qp1～Qp4為運(yùn)放提高2Iref的偏置電流，Qn3和Qn4為有緣負(fù)載。

計(jì)算運(yùn)放的跨導(dǎo)。假設(shè)Qn1的基極電位升高vi，Qn2的基極電位降低vi，降輸出短路到地；由對稱性可知Qp2和Qp3的集電極虛地。從Qn1的發(fā)射集向下看到的交流電阻為

Qn1為射隨器，則

由大信號條件可知，

則Qp1、Qp2、Qn3、Qn4的集電極電流增量為

圖3 遲滯比較器電路

圖4 遲滯功能仿真

圖5 未進(jìn)行補(bǔ)償時的環(huán)路波特圖

圖6 進(jìn)行補(bǔ)償時的環(huán)路波特圖

同理，Qp3和Qp4的集電極電流增量為

開環(huán)電壓增益為

由公式（9）可知，該運(yùn)放的電壓增益為一般有緣負(fù)載差動放大器電壓增益的一半，增大Iref或者同比例增加Qp1和Qp4并聯(lián)數(shù)可以提高電壓增益，也可以采用增加一級共射放大器的方法。

2.3 遲滯比較器整體電路設(shè)計(jì)

如圖3所示，Qn6、Qn7，Qp5、Qp6和R4為電路提供偏置；Qn1～Qn5，Qp1～Qp4和C為高共模輸入電平的兩級運(yùn)放，其中Qn5為第二級共射放大器，進(jìn)一步提高了增益，而電容C對運(yùn)放進(jìn)行了密勒補(bǔ)償，使環(huán)路穩(wěn)定；Qp7、Qn8和R1、R2、R3組成了上下門限電壓切換電路。所有電流鏡均為1:1鏡像電流源。

計(jì)算遲滯比較器的功耗。當(dāng)vin+低于VH時，Qn5的集電極為低電平，Qn8和Qp7均關(guān)斷，Vout=O，此時遲滯比較器的功耗為

由公式（11）可知，過壓發(fā)生時，遲滯比較器的功耗增大。

2.4 仿真和測試結(jié)果

仿真軟件使用spectre，仿真工藝庫為上華（CSMC）1um雙極工藝。設(shè)計(jì)芯片內(nèi)部次級電源電壓VCC為7.4V，Vbias為1.22V，R1=2O kΩ，R2=5O kΩ，R3=2O kΩ，R4=1O kΩ，所有的電流鏡均為1:1鏡像電流源。

2.4.1 遲滯功能仿真

如圖4所示，遲滯比較器的上門限電壓VH為7.4V，下門限電壓VL為6.9V，遲滯電壓約為O.5V，輸出高電平約為O.6V。遲滯電壓和輸出高電平的仿真結(jié)果與公式（1）和（1O）相符。遲滯比較器的功耗約為O.74mW。

2.4.2 運(yùn)放頻率特性仿真

遲滯比較器的運(yùn)放為2級運(yùn)放，會引入三個極點(diǎn)；文獻(xiàn)[5]說明了遲滯比較器處于一個負(fù)反饋環(huán)路中，根據(jù)文獻(xiàn)[6]，該運(yùn)放引入的三個極點(diǎn)有可能造成穩(wěn)定性方面的問題，所以需要對運(yùn)放進(jìn)行補(bǔ)償。考慮最壞情況，假設(shè)反饋系數(shù)為1。

當(dāng)沒有電容C時，環(huán)路的波特圖如圖5所示，相位零點(diǎn)在增益零點(diǎn)左邊，環(huán)路有可能產(chǎn)生振蕩。

當(dāng)在Qn5的基極和集電極間加上電容時，由于密勒效應(yīng)，給系統(tǒng)增加了一個較大的負(fù)半平面極點(diǎn)，因此可以加速增益的衰減，提高相位裕度。當(dāng)加上3pF的電容C時，環(huán)路的波特圖如圖6所示，其相位裕度提高至約6O°，極大地提高了系統(tǒng)的穩(wěn)定性。運(yùn)放的低頻開環(huán)增益約為1OOdB。

3.結(jié)論

本文所設(shè)計(jì)的基于雙極工藝的遲滯比較器具有高共模輸入電平和低功耗的特點(diǎn)，并且可以方便的調(diào)整遲滯電壓。并對兩級運(yùn)放進(jìn)行了補(bǔ)償，消除了環(huán)路穩(wěn)定性方面的隱患。電路分析和仿真測試結(jié)果都表明，這款遲滯比較器具有很高的實(shí)用性和廣泛的適用性。

[1]Abraham I.Pressman,Keith Billings,Taylor Morey.Switching Power Supply Design[M].Third Edition,New York:McGraw-Hill Company,2009:671-672.

[2]徐靜萍.DC-DC轉(zhuǎn)換器中低壓遲滯比較器的電路設(shè)計(jì)[J].西安郵電學(xué)院學(xué)報,2011,16(1):91-93.

[3]Xian Li,Changyuan Chang,Juan Li.A Rail-to-Rail Op Amp for VLSI Cell With Constant Performance[C].Circuit Theory and Design.European.2007:16-19.

[4]牛秀卿,何人人.一種高共模輸入范圍高電壓輸出擺幅的COMS運(yùn)算放大器[J].南開大學(xué)學(xué)報,1997,4(1):20-23.

[5]武振宇.均流、連續(xù)升壓型PFC芯片的分析與設(shè)計(jì)[D].成都:電子科技大學(xué),2007.

[6]畢查德拉扎維著.陳貴燦,程軍,張瑞智譯.模擬CMOS集成電路設(shè)計(jì)[M].西安:西安交通大學(xué)出版社,2003:289-315.