基于FPGA的串口通訊與VGA顯示

姚善學 ， 王代強 ，2

（1.貴州大學 理學院，貴州 貴陽 550025；2.貴州人民武裝學院 貴州 貴陽 550025）

隨著多微機系統的應用和微機網絡的發展，通信功能顯得越來越重要。串行通信是在一根傳輸線上一位一位地傳送信息，這根線既作數據線又作聯絡線。串行通信作為一種主要的通信方式，由于所用的傳輸線少，并且可以借助現存的電話網進行信息傳送，因此特別適合于遠距離傳送[1-4]。FPGA在數字電路的設計中已經被廣泛使用。該設計方法可以使得多塊集成芯片的電路設計到一個整體中，大大減少了電路板的尺寸，增強了系統的可靠性以及設計的靈活性。

1 系統總體實現方案

整個設計采用至頂向下的模塊化的設計思想，設計過程包括頂層模塊設計、子模塊設計、模塊最后合并為3個步驟[5]。頂層設計是設計的第一個步驟，包括對整個設計的規模進行估計，按照功能劃分成各個子模塊，以及估計子模塊之問的相互關系。根據設計的需要，將整個設計按照實現任務分為3部分：串口數據的接收，由uart_rcv模塊完成；數據的存儲fifo，由fifo模塊完成；輸出VGA信號，由vga_dis模塊完成。整個系統的框圖如圖1所示。

圖1 系統總體框圖Fig.1 Block diagram of the whole system

2 串口協議及設計過程

2.1 串口協議

串行通信的數據流是由若干個11 bits的數據符號的串聯，每個數據符號包括1 bits的起始位、8 bits的數據位、1 bit的奇偶校驗位、1～3 bits的終止位。

2.2 串口FPGA的實現

串口狀態圖設計：

根據串行通信的數據流是11 bits的數據符號的串聯，每個數據符號包括1 bit的起始位、8 bits的數據位、1 bit的奇偶校驗位、1 bit的終止位，以sdin的下降沿到來判斷數據傳輸的開始，因此可在此之前設一個空閑狀態。之后可設一個狀態，8 bits的數據位接收設一個狀態，1 bit的奇偶校驗位可設一個狀態、1 bit的終止位設一狀態，如果fifo裝滿則full=1，FPGA就會檢測full是否等于1來通過拉低sdin告訴FPGA停止發數據。因此共分為 6個狀態，idle，start，data，parity，stop，full_stop。

1）idle狀態，等待sdin的下降沿到來。

2）start狀態，當sdin的下降沿到來時進入此狀態，為8位有效數據的接收作準備。

3）data狀態，八位數據的接收，把接收到的數據一位一位的存入到rcv_data，為fifo提供數據。

4）parity狀態，當8位數據接收完則進入此狀態，檢測sdin口來進行奇偶校驗，判斷接收的數據是否正確，來設置rcv_error位，parity完成后進入stop狀態。

5）stop狀態，此位置 rcv_ready為 1，讓 fifo接收數據，并存儲該數據。

6）stop_full狀態，檢測 full是否為 1，如果為 1，則拉低sdin位并在此狀態，否則進入下一狀態idle。

串口具體狀態圖如圖2所示。

圖2 串口狀態圖Fig.2 State chart of serial ports

3 fifo的設計與實現

3.1 fifo的原理及功能

本文的fifo存儲器采用的是同步設計方法。同步設計的fifo可以存儲16個8位的數據。對fifo存儲器設計也就對fifo控制信號的生成邏輯電路的讀指針和寫指針設計[6]。本文把引起讀寫的信號組成4種狀態。00狀態表示無讀寫，11表示讀與寫同時進行，01表示讀一個數，10表示寫一個數。當前狀態為00，此時fifo內部存的數據的個數無變化，計數個數也不加不減。當進入01狀態判斷內部的數據是否為空，如果為空則設置相應的標志位，則告訴VGA_dis模塊fifo的數據為空；如果當前狀態為01狀態則當前正處于從fifo中讀一個數的狀態，讀完一個數后應該判斷fifo中存的數是否為空也即是cnt是否為0，如果為空則設置使能標志位不讓下一再讀數了，同時當前存儲器的個數cnt=cnt-1。如果當前狀態為10狀態則當前正處于從fifo中寫一個數的狀態，寫完一個數后應該判斷fifo中存的數是否為滿，也即是cnt是否為16，如果為滿則設置使能標志位不再寫數據，同時當前存儲器的個數cnt=cnt+1。

3.2 fifo與其他電路的配合工作

fifo是為VGA_dis與rcv_uart電路提供緩存。它的工作過程為，首先采集到一個數后存入到一個寄存器中，然后置位相應的使能位，相應的fifo讀取剛才rcv_uart采集到的數，把該數存到fifo中。如果VGA_dis要寫一個數則置位使能信號，fifo就送出一個數據放一個寄存器中，VGA_dis就會把fifo送出的一個數取出。rcv_uart在采集到一個數之后就會判斷fifo是否已經滿，如果滿的話，則就置相應的fifo寫使能為0同時不停的檢測fifo中是否不滿，如果不滿就寫一個數。當VGA_dis需要一個數時，就會判斷fifo中是否有數，如果沒有數就不取。

4VGA顯示的設計

4.1 VGA顯示的總體設計

VGA顯示設計要滿足一定的行場同步時序同時也必須與rcv_uart以及fifo很好的結合才能正常的工作。

每來一個時鐘則就會向數據顯示端口發出一組數據，當行場消隱時不發送數據，因此rcv_uart不能直接的與VGA_dis相連接，所以需要一個fifo。同時在行或場消隱信號時，可能會使fifo存滿數據。因此rcv_uart在fifo存滿時就要告知FPGA不要再發數據了。同時fifo數據為空或者復位時就有可能打亂VGA顯示，使得不能正常顯示，FPGA每發一次信號時就發一場數據。

4.2 VGA接口電路與權值電阻

標準的VGA是15針D型接口，由R，G，B 3色模擬信號線和行，場同步兩個數字信號構成。直接使用2根I/O口引腳作為同步信號，另外用9個I/O引腳通過由電阻網絡構成的DAC作為R，G，B模擬信號 （R顏色3根，G顏色 3根，B顏色3根。）VGA的負載電阻是75 Ω，RGB模式信號的幅度是0.7 V，經過計算可以得出電阻網絡中各電阻網絡中各阻的值。如圖3是VGA接口電路與權值電阻原理圖。

圖3 VGA接口電路與權值電阻Fig.3 VGA interface circuit and weights resistance

4.3 VGA同步信號設計

在VGA中，水平同步脈沖在光柵掃描線需要回到水平開始位置也是屏幕的左邊的時候插入，垂直開始位置也就是屏幕的上方的時候插入。復合同步脈沖與垂直同步脈沖是水平同脈沖與垂直同步信號的組合。RGB為像素數據，在沒有圖像投射到屏幕時插入消隱信號，當消隱有效時，RGB信號無效。

在水平時序中，包括以下幾個時序參數：水平同步脈沖Ta寬度為96個時鐘周期：行消隱后沿Ta為48個時鐘：視頻數據Tc寬度為320個時鐘；行消隱前沿Td寬度為16個時鐘周期。一整行Te寬度為以上4項相加為480，如圖4所示。當時鐘頻率不是25 MHz，以上參數可按比例進行適當的調整。

垂直時序與水平時序類似，包括以下幾個不同的時序參數：垂直同步Ta寬度為2個時鐘周期：列消隱后沿Ta寬度為32個時鐘周期：視頻數據Tc寬度為240個時鐘周期；列消隱前沿寬度為11個時鐘周期。一整場視頻Te寬度為284個時鐘周期，如圖5所示。

圖4 行掃描時序Fig.4 Scanning sequence

圖5 列消隱時序Fig.5 Column vanish timing

5 結束語

由于本系統是基于FPGA設計的，因此，相比較以前使用的由小規模集成電路設計的視頻采集卡而言，本系統具有可靠性高、性能穩定、開發靈活、調試簡單、可以現場編程、設計成本降低、開發周期較短、屏幕顯示質量高等特點。

[1]任愛峰，初秀琴，常存.基于FPGA的嵌入式系統設計[M].西安：西安電子科技大學出版社，2004：102-146.

[2]李廣軍，孟憲元.可編程ASIC技術及應用[M].西安：西安電子科技大學出版社，2000.

[3]夏宇聞.Verilog數字設計教程[M].北京：北京航空航天大學出版社，2003.

[4]柳亞東.基于FPGA嵌入式系統設計[M].北京：機械工業出版社，2004：89-96.

[5]郭樹濤，靖永志.基于FPGA的串口通信設計[J].北京電子科技學院學報，2006，14（4）:74-78.GUO Shu-tao，JING Yong-zhi.Serial communication based on FPGA [J].JournalofBeijing Electronic Science and Technology Institute，2006，14（4）:74-78.

[6]朱如龍.基于FPGA的LED顯示屏VGA同步圖像采集設計[J].電子工程師，2004（10）:44-45.ZHU Ru-long.LED display VGA synchronous image acquisition design based on FPGA[J].Electronic Engineer，2004（10）:44-45.