基于ARM9+FPGA方案的電視拼接墻主控系統設計

劉曉春,胡東平,張 穎

（1.長安大學信息工程學院，陜西 西安 710061；2.陜西省道路交通智能檢測與裝備工程技術研究中心，陜西 西安 710061；3.中興通訊西安研究所，陜西 西安 710065）

0 引言

多媒體大屏幕電視墻在信息化工程中有很廣泛的應用,它廣泛應用于電力系統信息管理、大型交通指揮系統監控、銀行及稅務系統信息發布、衛星發射中心實時監控等[1]。作為系統核心的顯示單元，其電視拼接墻單元主控系統（沒有特別說明，下文中的主控系統指電視拼接墻單元主控系統）顯得特別重要，不但需要實現單元系統的高清視頻信號的處理，還需要控制與管理單元子系統的工作，以及單元子系統與集成大系統之間的協調與控制。本文針對上述問題研究了一種超高分辨力大屏幕數字電視拼接墻單元主控系統的設計方案，詳細論述了系統硬件平臺的設計與實現，嵌入式系統軟件技術方案，以及基于FPGA技術的視頻信號處理的設計與實現。

1 系統總體架構的研究

系統整機結構采用“背板＋業務單板”的設計方案，增強系統業務配置的靈活性。電路與信號系統的結構如圖1所示，多路不同標準的視頻信號通過業務單板進行諸如視頻縮放、視頻疊加、視頻格式轉換等形式的信號處理后，通過業務背板總線傳送給主控板的FPGA信號處理系統，FPGA系統將用戶管理桌面信號與被顯示的業務信號，進行視頻圖像局部補償，γ校正等信號綜合處理后，輸出給光學顯示系統。有必要考慮系統對不同的顯示光學系統的兼容性設計，FPGA處理后的視頻輸出信號接口需要兼容多種標準的接口形式。其中，ARM9系統主要實現對主控FPGA配置，通過UART、TCP/IP接口實現與上位PC機通信，實現系統用戶與主控系統的數據交互；通過UART實現對顯示業務單板監控與管理；通過I2C接口與顯示光學系統通信，實現對顯示機芯系統的控制、監控。電源系統將對AC輸入100～240 V換成5 V通過背板給系統供電，針對DLP顯示則需要額外電路產生高強供電。

2 系統硬件平臺設計與實現

2.1 CPU小系統硬件平臺

如圖2所示，選用T91ARM9200作為系統主控制器，運行VxWorks操作系統，完成與上位機、下位機的通信以及系統控制和監控功能。10/100（Mbit/s）的以太網來接收上位機PC軟件命令，ARM9對這些命令進行處理后發送給對應的各功能模塊。ARM9通過數據地址總線與存儲器、FPGA進行通信；通過內部I2C總線與E2PROM，RTC，POWER MONITOR和PLL進行通信；通過外部I2C與光學系統進行通信；通過USART與業務信號處理板進行通信，實現系統的集中管理與控制。

在T91ARM9200硬件平臺運行VxWorks操作系統，有必要對存儲器進行擴展。基于系統可靠性考慮，設計上將系統文件存儲器與業務程序存儲器分開。系統設計1片1 M×16 bit的NOR-Flash器件SST39VF1601存儲BSP和最小系統程序；設計1片8 M×16 bit的Nand-FLosH器件S29GL128存儲業務軟件和FPGA程序[2]。設計2片16 M×16 bit的SDRAM器件EM63A165TS-8G擴展為16 M×32 bit模式作為程序運行中的緩存單位。

系統通過內部I2C總線管理RTC專用時鐘芯片PCF8563TS來實現對系統時鐘的管理，通過I2C總線管理電源監控芯片POWR1014A進行監控。預留一個RS-232的串行接口用于調試。為增強系統設計的可靠性，采用硬件看門狗監控ARM運行狀態，此外系統設置開機鍵，LED數碼管顯示，系統從開機狀態到工作正常狀態，乃至機器故障狀態等系統狀態。

2.2 FPGA系統硬件平臺

FPGA器件選型考慮：選用Altera公司推出的Cy?clone III系列EP3C16F484C6N，封裝為FBGA-484。邏輯單元數達到15 000個，56個存儲器模塊，存儲器總數量0.5 Mbit，56 MHz的乘法器，全局時鐘總數量達到20個，I/O引腳數多達346個，支持高速外部存儲接口[3]。

一路從顯示業務處理板輸入的RGB信號，通過背板輸入FPGA。一路從外部DVI-D接口輸入的桌面信號通過解碼芯片SiI7171進行格式轉換（TMDS/iT?MDS-RGB）和均衡處理，輸出RGB信號至FPGA。兩路RGB信號經過FPGA處理后輸出到編碼芯片SiI7170進行格式轉換（RGB-TMDS/iTMDS）后，通過輸出接口輸出至光學引擎進行圖像顯示。其同步時鐘可以是由內部輸入的像素時鐘產生，也可以是由外部提供。

基于系統與其他系統進行大系統集成時，各個子系統的顯示圖像的同步考慮，FPGA信號處理模塊還需提供行、場同步時鐘信號和像素時鐘信號，確保各圖像信號的時序保持一致。同時FPGA還需要輸出開窗控制信號給顯示業務板，SCI同步信號給機芯控制板。

FPGA圖像處理模塊除了要將外部輸入的圖像信號輸出至光學引擎顯示，還要根據不同機芯輸出不同分辨率的信號，在沒有外部圖像輸入信號時還要能輸出至少10種內置測試圖，以及OSD選單，用戶大系統集中的安裝與調試與故障診斷顯示畫面。FPGA模塊選用2 Gbit的NAND Flash S29GL128P存儲內置測試圖，通過CPU控制進行加載，選用DDRⅡSDRAM進行內置測試圖和OSD菜單的緩存。

此外，FPGA還必須具有中斷管理功能，對于系統中各芯片的中斷請求，均由FPGA統一處理后向CPU發出中斷請求，CPU進入中斷子程序后，讀取FPGA中的中斷寄存器，從而確定是哪個芯片發出中斷請求信號，增強系統設計可靠性與靈活性。FPGA系統硬件平臺框圖如圖3所示。

3 FPGA視頻信號處理

FPGA采用類似于掩膜編程門陣列的通用結構,具有很高的集成度、很強的邏輯實現能力、很好的設計靈活性[4]。本系統中FPGA邏輯資源主要實現圖4所示的邏輯功能。即顯示視頻信號必須經過FPGA進行各種顯示增強，視頻混合與圖像覆蓋，格式轉換等視頻信號處理，上述功能的實現從研發成本與產品化速度方面綜合權衡的話，可以考慮使用商業用途的IP Core實現。

其次，DDRⅡ控制器的設計質量會對系統視頻圖像的處理性能產生重大影響。本方案主要從帶寬需求和時序控制方面予以重點考慮。主控板的DDRⅡ接口時鐘為165 MHz，數據寬度設計為64位。確保DDRⅡ訪問效率為80%以上，則DDRⅡ帶寬為165 MHz×2×64 bit×80%=16 896 Mbit/s，筆者通過實驗已經證明可以滿足性能要求。如果DDRⅡ訪問效率不足80%，帶寬無法滿足最大需求，則無法支持1 920×1 200@60 Hz的輸出圖像格式。DDRⅡ控制器及DDRⅡ接口FIFO的讀/寫控制模塊均工作在165 MHz。為了達到比較嚴格的時序要求，設計DDRⅡ控制器及DDRⅡ接口FIFO的讀/寫控制模塊時應該做到如下的要求：1）控制邏輯盡可能簡單，避免出現復雜的組合邏輯。2）模塊的輸出應使用寄存器輸出。3）在進行系統集成之前，模塊設計人員應確保本模塊滿足時序要求。

最后需要注意FPGA中寄存器的地址分配問題，CPU分配給FPGA寄存器可用地址為0x5xxx0000～0x5xxx03FF,其中0x5xxx0000～0x5xxx00FF為FPGA內置寄存器，0x5xxx0100～0x5xxx03FF為γ修正數據段，其中0x5為片選信號，表示FPGA被選中。FPGA與CPU交互的可用地址范圍為0x000～0x2FF,位寬16 bit。需要注意γ修正數據的地址分配。

圖4 FPGA邏輯功能框圖

4 嵌入式軟件結構

如圖5所示，主控系統的軟件采用如圖4所示的結構。主要完成了VWAS消息收發，消息處理，OSD選單，設備維護，告警日志，軟件升級，DHCP動態IP配置，參數采集與調整，文件壓縮與解壓等功能。

其中，平臺層主要提供以太網通信，任務間通信的消息郵箱，跟蹤功能和定時器。配置文件提供文本方式的INI文件配置方式。IP配置，提供TCP/IP網絡上的IP動態配置。告警日志，提供告警上傳，本地記錄和記錄查詢功能。軟件升級，提供軟件升級功能。硬件驅動層提供對各單板上硬件的驅動，包括各種參數的采集和調整，例如版本號、溫度、亮度等。VWAS注冊即通知VWAS自身的IP地址和在線狀態。消息處理對外部控制軟件發送的消息進行處理，并分發命令到下屬模塊。設備維護通過參數的采集，對設備進行維護。OSD選單對紅外遙控器發送的消息進行界面顯示，并分發消息到消息處理模塊和廣播消息模塊。OSD廣播模塊負責對OSD控制命令的廣播和接收。

5 小結

系統方案的設計是電子信息產品研發與制造、產品與市場成功的關鍵環節。系統方案的優劣不僅表現在技術實現的難易程度上，還會影響到系統的性能指標、可靠性要求、研發與制造成本，以及從研發到產品化的速度等諸多因素。本文所設計的基于ARM9+FPGA的高清電視墻的主控系統方案，從系統整體需求出發，將性能指標、可靠性、研發與制造成本等諸多因素，進行了充分考慮，綜合權衡。實踐證明該方案具有很好的可行性能，已經成功進行了產品化。

[1]查理.大屏幕電視墻視頻緩沖放大器設計[J].通信與廣播電視，2003（3）：37.

[2] 劉曉春，胡東平，簡毅彬.基于多模組3G視頻傳輸終端的硬件設計與仿真 [J].電視技術，2011，35（11）：62.

[3] 吳繼華，王城.Altera FPGA/CPLD設計[M].北京：人民郵電出版社，2005.

[4] 武玉華，周威，李艷俊，等.電視墻控制系統的FPGA設計[J].現代電子技術，2007（6）：53.