鎖相環小數N分頻頻率綜合器中的Sigma-delta調制器設計

吳小林，朱學勇，文光俊

（電子科技大學 通信與信息工程學院 射頻集成電路與系統研究中心，四川 成都 611731）

0 引言

隨著鎖相環頻率綜合器的廣泛應用，不同的應用要求也產生了不同的綜合器結構，如整數分頻環、分數分頻環、單環路、多環路等。整數分頻頻率綜合器的頻率分辨力就是參考時鐘的頻率。小數N分頻頻率綜合器就是分頻系數N是小數，而不再是整數。小數N分頻頻率綜合器最大的特點就是能兼顧相位噪聲和系統速度的要求，特別是針對相位噪聲要求不是特別高，但對頻率分辨力和環路頻率切換速度要求高[1]。

基于一階的Sigma-delta調制器的頻率綜合器由于小數毛刺的影響很難在實際產品中得到應用，故通過將一階Sigma-delta級聯，就可以構成新的小數N分頻頻率綜合器（N為小數）。級聯的高階Sigma-delta調制器可以將噪聲推向高頻處，再通過頻率綜合器中的環路濾波器進行低通濾波，濾掉高頻噪聲，從而達到噪聲整形的目的。同時，為了避免穩定性的問題而又能得到高階的噪聲整形性能，可以通過對一階和二階的調制器進行級聯的方式來實現，這就是所謂的Mash（MultiStage Noise?shaPins）型調制器結構[1]。本文采用3個一階調制器級聯的方式，構成三階的Sigma-delta調制器，稱作MASH1-1-1結構[2]。在實現其具體電路時采用Verilog HDL硬件描述語言編寫MASH1-1-1結構的代碼，在modelSim SE 6.2b中通過了功能仿真并在XUP Virtex-II Pro FPGA開發板上進行了驗證，最終采用TSMC 0.13 μm CMOS工藝，完成了電路版圖。

1 鎖相環小數N分頻頻率綜合器

鎖相環小數N分頻頻率綜合器的總體電路圖如圖1所示，圖中為全差分結構。其工作原理是：1）鑒頻鑒相器（Phase Frequency Detector，PFD）對外部輸入的參考頻率Fref與鎖相環內分頻器輸出頻率Fd進行相位和頻率的比較。只要Fref與Fd之間有頻差和相位差，鑒頻鑒相器就根據該差值輸出脈沖信號直接作用于電荷泵。2）電荷泵（CP）根據前級PFD的輸出脈沖信號，控制后級的環路濾波器（Loop Filter，LPF）進行充電或者放電，以改變輸出電壓Vc的值。3）Vc控制壓控振蕩器（Voltage Controlled Oscillator，VCO）的輸出頻率FVCO，使得FVCO經N/N+1雙模分頻器分頻后的輸出信號Fd的頻率和相位朝著更加接近Fref的方向變化。通過不斷的反復調整，最終使Fd和Fref同頻同相。Vc穩定之后，VCO輸出穩定的FVCO，達到鎖定狀態[2]。

在圖1中，雙模N/N+1分頻器在k個參考時鐘周期內是N+1分頻，而在L-k個參考時鐘周期內是N分頻的，則在 L個參考時鐘周期內對VCO的平均分頻比為((N+1)×k+N×(L-k))L=N+k/L，因此綜合器的分辨力能達到Fref/L，這樣參考時鐘就能取得比較高，環路的響應速度隨著環路帶寬的增加而提高[3]。

在本項目中，參考頻率為Fref=20 MHz，頻率綜合器輸出頻率FVCO=2 200～4 000 MHz，設分頻器的分頻比為N·f，則整數分頻比N取值范圍N=FVCO/Fref為110～200，小數分頻比f取值范圍在0～1之間的小數。所采用的雙模N/N+1分頻器的結構圖如圖2所示。

要實現分頻比為110～200，高速預分頻器采用8/9分頻；程序計數器P取5位二進制位，取值范圍為13～26；對于MASH1-1-1結構的三階Sigma-delta調制器，其輸出為3位，即只有分頻比的低3位會受到調制器輸出的調制，故吞脈沖計數器S取3位，取值范圍為0～7。這樣，整數分頻部分的分頻比為104（13×8）～215（26×8+7），覆蓋了110～200。

雙模N/N+1分頻器的具體工作原理如下：將Sig?ma-delta調制器的8位輸出sd_out輸入到分頻器，給分頻器置數。Sigma-delta調制器輸出的低3位直接輸入到S分頻器，給S分頻器置數；高5位通過N-1解碼器將數字減1，然后給P計數器置數。其具體工作流程如下：開始8/9預分頻器處于低模狀態（9分頻），輸入信號FVCO經過9分頻由fOUT輸出，計數器S和計數器P同時對fOUT計數。由于P>S，當fOUT輸出第S個脈沖后，S計數器遞減為0，S計數器的輸出CO端由低電平變為高電平，8/9預分頻器變為高模狀態（8分頻），P計數器繼續計數，當計滿（P-S）個脈沖后，P計數器回0，輸出端VOUT輸出一個低脈沖，使8/9預分頻器回到低模狀態，S計數器和P計數器復位重新回到初始狀態，重新置數，開始下一次新循環。

8/9預分頻器進行了S次9分頻，（P-S）次8分頻，總的分頻比為8P+S。8P代表的分頻比的整數部分，P計數器的初始值設置為sd_out[7:3]-1；S代表分頻比的小數部分，由Sigma-delta調制器的輸出的第3位進行調制，故S計數器的初始值設置為sd_out[2:0]。最終，分頻器的分頻比設置為8*sd_out[7:3]+sd_out[2:0]-8。

2 Sigma-delta調制器的工作原理

2.1 一階Sigma-delta調制器

由于一階Sigma-delta調制器與一階相位累加器的數學模型相同，因此可采用一階相位累加器來實現一階Sigma-delta調制器，如圖3所示。在建立一階累加器的模型時，模型應包括其整個工作過程，如累加、進位等。每當有進位產生時必須從和中減去1，設x（n）為累加器的輸入信號，s（n）為其和數，c（n）為進位，e（n）為誤差信號。其模型如圖3a中所示[2]。

圖3b是圖3a的線性模型，基于線性化的模型，推導出傳輸函數為

從該傳輸函數可以看出，(1-z-1)項對量化噪聲呈現出高通特性。輸出序列c[n]等于輸入x[n]加上經整形后的量化噪聲。該序列的一個重要的特性就是其輸出噪聲的頻譜集中于高頻處，這樣就可以通過一個低通濾波器很容易地將噪聲濾除。這就是噪聲整形的原理。

2.2 MASH1-1-1 Sigma-delta調制器

圖4所示為MASH1-1-1結構的Sigma-delta調制器。它是由3個一階累加器級聯而成。圖中的延遲單元是采用D觸發器來實現，由參考頻率Fref作為其時鐘。

MASH1-1-1結構中，各個累加器的進位輸出函數為

輸出ΔN[n]等于輸入F[n]加上最后一級的量化噪聲。從ΔN[n]的表達式可以明顯看出，后面各級可以抵消前級的噪聲貢獻，只剩下最后一級的噪聲。但是這個噪聲是經過（1-z-1）3高通項整形后的噪聲，其頻譜被更大程度地擠壓到高頻端，因而對噪聲的整形效果更好。

調制器的輸出ΔN[n]的平均值為f=F/2M，M為累加器的模數，即數字Sigma-delta調制器的比特數。當輸入F[n]為一個常數值時，第一個累加器每2M個時鐘周期會產生F[n]次進位，所以ΔN[n]的平均值為F/2M，其他累加器的進位輸出的長期貢獻為零，只是起噪聲整形的作用。參考頻率為Fref=20 MHz，故M取24時，可得到頻率綜合器的分辨力為20 MHz/224=1.2 Hz[4]。

對于3階MASH1-1-1結構的Sigma-delta調制器而言，ΔN只能取-3～4之間的8個整數值，但經過低通濾波后輸出可以達到非常高的分辨力。通過與整數分頻比N相加，使輸出的分頻比取N-3和N+4之間的一系列整數值，然后通過在一段時間里取平均，最終得到需要的小數分頻比。

3 Sigma-delta調制器的生成版圖

當整數分頻比N=150，小數分頻比f=0.5時，程序得到的仿真圖如圖5所示。在第一個光標處，sd_rst為1，系統進行復位，之后的一個sd_clk的上升沿，sd_rst為0，系統開始工作。但因為數字系統本身存在的延時，此時輸出的sd_out是不正確的，直到第二個光標處。第二個光標之后的sd_clk的上升沿，調制器開始正常工作，并以8個 sd_clk為周期，sd_out循環輸出 150，150，151，153，149，148，152，151這8個值，且（150×2+151×2+153+149+148+152）/8=1 204/8=150.5，符合要求的分頻比。

如上所示，Sigma-delta調制器的一個問題是當輸入為2的負整數次方或這些負整數次方的和差時（例如0.25，0.5，0.75等），輸出端就會出現有限循環問題[5]，從而導致在頻域中出現毛刺，出現這種現象的原因是這些二進制數字缺乏隨機性。這種毛刺也會惡化頻率綜合器的總體相位噪聲特性。

基于TSMC 0.13 μm CMOS工藝，完成的Sigma-delta調制器的版圖如圖6所示。該版圖經過了DRC和LVS驗證，可應用在鎖相環小數N分頻頻率綜合器中。

4 結果分析

對Sigma-delta調制器的版圖進行SPICE仿真，可觀察到在剛開始工作時，輸出的平均電流（VDD）不穩定，最大可以為-1.81 mA，如圖7所示。在穩定工作后，如在2 ns之后，平均電流（VDD）穩定在-883～-892 μA之間，乘以電壓（VDD）1.2 V，可以計算出平均功耗在1.059 6～1.070 4 mW之間，如圖8所示。

5 小結

本論文講述了應用于鎖相環小數N分頻頻率綜合器中的Sigma-delta調制器的設計，并結合多模分頻器介紹了其工作過程。設計版圖與鎖相環小數N分頻頻率綜合器的聯合仿真符合項目的要求。

[1]RHEE W，SONG B S，AKBAR A.A 1.1 GHz CMOS fractional-N frequency synthesizer with a 3-b third-orderΔ-Σmodulator[J].IEEE Journal of Solid-State Circuits，2000，35（10）：1453-1460.

[2]劉愿.基于Sigma-delta調制器的小數N頻率綜合器設計[D].西安：西安電子科技大學，2009.

[3]何捷.DVB-T接收機中頻率綜合器的研究[D].上海：復旦大學，2005.

[4]YANG Yuche，YU Shihan，LIU Yuhsuan.A quantization noise suppression technique for Δ∑fractional-N frequency synthesizers[J].IEEE Journal of Solid-state Circuits，2006，41（11）：2500-2511.

[5]BOURDI T.A Delta-sigma frequency synthesizer with enhanced phase noise performance[EB/OL].[2010-10-15].http：//ieeexplore.ieee.org/search/freesrchabstract.jsp?tp=&arnumber=1006847&queryText%3DBOURDI+T.+A+Delta-Sigma+frequency+synthesizer+with+enhanced+phase+noise+performance%26openedRefinements%3D*%26filter%3DAND%28NOT%284283010803%29%29%26searchField%3DSearch+All.