基于信號完整性的高速數據采集存儲器PCB設計與仿真

王樂，裴東興，崔春生

（中北大學 儀器科學與動態測試教育部重點實驗室,電子測試技術重點實驗室，山西 太原 030051）

0 引言

近年來，隨著集成IC工藝突飛猛進的發展，電路的工作頻率越來越高。高性能的電子設計體積的減小導致電路的布局布線密度變大，集成電路輸出開關速度提高，而同時信號的工作頻率還在不斷提高，在高速PCB的設計過程中，面臨的主要問題有3個：電磁兼容、電源完整性和信號完整性。當系統工作的時鐘頻率過高時，將出現傳輸線效應和信號完整性問題，本課題研究的高速采集電路的時鐘每個通道分別為50MHz，所以要在滿足電路功能設計的基礎上，需要對電路進行布線前后的信號完整性分析。

本文對一個高速數據采集存儲器進行了PCB設計，為了保證該存儲器的各個模塊能夠有效的運行，本文采用HyperLynx軟件對PCB進行了信號完整性仿真分析。信號完整性分析分為布線前信號完整性分析和布線后信號完整性分析，前者為PCB布線提供布線準則，后者用來檢驗完成后的PCB能否達到預期的效果。

1 高速數據采集存儲系統關鍵模塊選型

在本系統中，硬件電路由兩塊電路板制作而成，一塊是自制ADC采集模塊，另一塊是FPGA開發板。

中心控制器件：Altera公司的Cyclone Ⅲ系列的FPGA。

ADC芯片：AD9288，采用差分信號作為其輸入信號。

片外高速存儲器：Zentel公司的SDRAM，型號為A3V64S40ETP，存儲容量為64M bit，采用業界通用的SDRAM控制器來實現對片外DRAM的控制。

時鐘模塊：50MHz晶振。

電源模塊：要求提供3.3V、2.5V、1.2V的電壓。

2 布線前信號完整性分析

高速系統的設計中存在的信號完整性（信號質量）問題主要有反射、串擾以及傳輸線效應等。本文應用信號完整性分析軟件HyperLynx中的LineSim對本系統的阻抗匹配與端接技術以及串擾進行仿真分析。仿真條件設置為：傳輸線為頂層微帶傳輸線；特征阻抗 Z0= 8 3 . 5 ? ；線寬W=6mils ； 線長 L = 2 i n c h e s ;PCB疊層設置為6層，從上到下依次為：頂層信號層、電源層、中間信號1層、中間信號2層、地平面層、底層信號層，電介質常數為4.3。LineSim原理圖中驅動端與接收端均采用IBIS模型中的CMOS3.3V模型，驅動端由100MHz信號驅動，占空比為50%。

⑴ 阻抗匹配與端接技術仿真分析

阻抗匹配與端接技術主要有：串行端接、簡單并行端接、戴維寧并行端接、主動并行端接、并行AC端接。未使用端接的仿真結果如圖1所示。串行端接的仿真結果如圖2所示。

圖1 未端接模型及仿真結果

圖2 串行端接模型及仿真結果

如圖1、2中所示1為驅動端波形的標號，2為輸出端波形的標號。經過本系統對各種端接技術的仿真比較發現，串行端接在減緩上沖、下沖、振鈴等現象的效果比較好，故在本系統中的傳輸線需要端接時均采用串行端接技術。

⑵ 串擾仿真分析

串擾分析兩線走線網絡，參數設置為：兩線線寬W=6mils。分別改變平行走線長度L和兩線間距P對其仿真，仿真結果如圖3～9。

圖3 L=2inchs，P=8mils，W=6mils

圖4 L=2inchs，P=18mils，W=6mils

圖5 L=2inchs，P=18mils，W=6mils

圖6 L=1inchs，P=18mils，W=6mils

圖8 干擾源頻率為50MHz

圖9 干擾源頻率為200MHz

通過對不同條件下的串擾仿真，如圖3～9，得出以下結論：串擾隨著信號走線間距的增大而減小；串擾隨著平行走線長度的增大而增大；串擾隨著干擾源信號頻率的增加而增加。平行走線L小于1inch，走線寬度W為6mils,平行走線間距P為18mils。

3 原理圖中的信號完整性設計規則

設計原理圖時主要解決地彈效應和反射帶來的影響。

地彈效應處理：處理地彈效應的主要方法是使用去耦電容。規則是IC的每一個電源引腳接一個0.01～0.1μF的電容，對于功率較大的IC，另外還要有一個10～100 μF的電解電容或鉭電容。

反射處理：對于高速信號線（被視為傳輸線）必須要進行阻抗匹配。由于印制電路板PCB上器件和信號線的密度較大，采取源端端接處理。本系統中具體的匹配電阻選擇：輸入AD8138的差分信號與AD8138之間分別選用500Ω和523Ω電阻匹配, AD8138輸出到AD9288選用50Ω電阻匹配。

在高速數據采集系統中，差分布線技術大量用于時鐘信號和數據信號中。差分傳輸技術較單端傳輸技術有顯著的優點，如：電壓波動范圍小、不易受到串擾的影響、降低電磁干擾、消耗功率少等。用差分信號進行布線時，要遵守一些特定的規則：差分線對之間的長度差值必須控制在信號上升沿時間的電氣長度的20%以內；差分信號在走線時，要求在同一個布線層內背靠背布線；當差分信號需要切換布線層時，要求兩條信號線在相同的地方通過過孔切換到另一個布線層；差分信號線要盡量靠近，一般要求線間距為一倍的線寬；為防止差分信號對鄰近信號線的干擾，要求差分信號與鄰近信號線的間距大于3倍線寬。

4 高速數據采集模塊PCB版圖

通過以上對系統布線的詳細闡述，按照設計要求結合端接及串擾仿真得出的結論，布線后完成的采集模塊PCB版圖如圖10所示。

圖10 布線后PCB版圖

5 仿真結果

該高速數據采集系統PCB設計完成后，利用HyperLynx軟件對其中的差分輸入時鐘網絡、數據通道進行信號完整性仿真分析。圖11和圖12為對AD9288的差分輸入時鐘進行信號完整性仿真。圖13為對AD9288輸出到FPGA的數據進行信號完整性仿真。

圖11 差分時鐘網絡信號完整性仿真

圖12 差分時鐘(CLK+/CLK-)輸出波形仿真圖

圖13 AD數據通道輸出波形仿真

6 結論

從圖11中看出，差分輸入時鐘信號邊緣較光滑、無明顯過沖、下沖、振鈴現象。從圖12可以看出，在50MHz的高頻情況下，差分時鐘經過傳輸到達AD9288的波形是符合實際要求的。從圖13中可以反映出AD數據通道輸出信號無明顯的過沖、下沖、振鈴現象，信號質量較好，波形符合實際要求。故對關鍵網路的仿真表明PCB布線基本符合信號完整性要求。

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