基于FPGA的低功耗高精度DPWM設計

唐 寧，李榮毅，羅 磊

(桂林電子科技大學 信息與通信學院，廣西 桂林541004)

開關電源被廣泛應用于以電子、計算機為主導的各種終端設備、通信設備等電子設備中，是當今電子信息產業飛速發展不可缺少的一種電源方式。數字控制電路具有性能穩定、無零漂、抗干擾能力強，因此得到了廣泛地應用和發展。但有限的數字脈寬調制(DPWM)分辨力及ADC(數模轉換)分辨力是目前數字控制的缺點之一，ADC分辨力的有效解決使得提高DPWM的分辨力成為目前研究的主要對象。理論上，提高系統時鐘的頻率就能增加DPWM的分辨力，因此系統時鐘頻率與DPWM分辨力之間的矛盾更為凸顯。為了解決這一矛盾，有關學者提出了計數比較法，延時線法，Delta-Sigma法。其中，計數比較法結構簡單，容易實現。但是其需要的系統時鐘頻率為2nfs，其中fs為開關頻率，n為DPWM的分辨力。分辨力越高將需要越高的時鐘頻率，硬件系統不易滿足而且會產生很大的功耗。延時線法是由大量的延時單元構成，這種結構的時鐘頻率與開關頻率相同。當需要n位精度的分辨力時，需要的延時單元數目為2n-1個，而且延時單元的大小由供電壓、制造工藝、工作溫度決定，不易于移植與集成化。Delta-Sigma法僅限于低分辨力的DPWM中，如果應用于高分辨力中將會產出收斂速度慢，極限環等問題［1］。

1 實用新型高精度DPWM的設計

1.1 數字時鐘管理(DCM)邏輯模塊

數字時鐘管理能夠實現輸入倍頻、分頻和4種不同的相位時鐘輸出(0°，90°，180°，270°)，提供零傳播延遲、低時鐘相位差和高級時鐘區域控制等。在本設計中主要運用了DCM的倍頻與移相功能。正如前文所述，數字控制系統的缺點之一是其DPWM有限的分辨力。由圖1可知，在一個開關周期(Tsw)內，分辨力Δf的大小可以由兩個連續占空比(din1，din2)的最小增量(Δt)決定，其關系見式(1)

圖1 DPWM分辨力的圖解

因此為了得到更高的分辨力有必要對DCM移相得到的CLK0，CLK90，CLK180，CLK270這4種相位進行一些邏輯處理。將它們與CLK2X或CLK2X180相與后可以得到占空比為25%的占空比，同理與CLK4X或CLK4X180相與可以占空比為12.5%的占空比。將占空比為12.5%的占空比與CLK2X0，CLK2X90，CLK2X180，CLK2X270，CLK8X，CLK8X180進行相應的與后可得6.25%的占空比。

1.2 數字抖動模塊

1.2.1 數字抖動的基本原理

數字抖動是基于輸出電壓平均值的原理。通過改變相鄰幾個周期內占空比的最低有效位(LSB)，從而平均幾個周期的占空比，最后由LC濾波器輸出實現［2］。3位抖動經過8個開關周期后LC的輸出如圖2所示。

圖2 3位抖動方案的實現

可以看出經過2Ndith個開關周期，DPWM的有效分辨力提高了Ndith位，其關系如式(2)

式中:NDPWM_EFF是DPWM有效分辨力;NDPWM是硬件實現的位數;Ndith是抖動實現的位數。

1.2.2 抖動位數的選擇

由式(2)可知，DPWM抖動的位數越多，分辨力就越高。但是數字抖動方式會產生低頻紋波且LC濾波器在低頻下濾波效果下降。當位數增多時輸出抖動紋波會越大，甚至會引起極限環現象，所以抖動的最大位數是有限的。數字抖動紋波的峰峰值vp-p-dith決定著抖動的最大位數，通過一些數學方法能推出抖動方式產生最大峰峰值vp-p-dith與抖動位數位數Ndith的關系［2］。本設計數字控制器的對象為BUCK型DC-DC電路，電路各器件的參數為L=4.7μH，C=10μF，RESR=15 mΩ，Vin=5 V，Vout=1.9 V，fs=1 MHz，NADC=10，NDPWM=11，ΔN=NDPWMNADC=1，Ncore=8。可以計算出fc=1/(2π)=0.0232×106Hz，fz=1/(2πRESRC)=1.06×106Hz。最大低頻器件的抖動紋波是頻率為fdith占空比為50%的方波。

根據公式(3)，可知

Ndith的范圍值可由式(5)和式(6)確定，即

當fc＜fdith＜fz時，

當fc＜fz＜fdith時，

將相應的數據代入式(3)，當fc＜fdith＜fz時，0＜Ndith＜5.43;當fc＜fz＜fdith時，Ndith＜0。

由Ndith≥1，故選擇fc＜fdith＜fz。根據式(5)可得Ndith≤3.3，在本設計中選擇Ndith=3。

1.2.3 抖動方式的設計方案

目前，數字抖動方式的實現主要通過查找表方式。其設計方案如圖3所示。由比例—積分—微分(PID)算法控制器生成的11位DPWM，在每個開關周期的起始階段根據它的低3位選擇查找表相應的序列，然后在接下來的8個周期分別與高8位相加從而生成了新的8位DPWM1［7:0］。查找表中存放著不同的抖動序列。由于抖動方式使LC濾波器輸出產生紋波，這樣會致使輸出電壓控制效率降低，產生極限環。因此有必要選擇生成紋波最小的抖動序列以降低其產生的抖動幅值［2］。其序列如表1所示。

圖3 數字抖動設計方案

表1 最小的抖動序列表

1.3 低功耗高精度DPWM的設計方案

該設計的主要目標是在取得高分辨力DPWM的同時，降低其所需的系統時鐘頻率以及減少系統的功耗，設計方案框圖如圖4所示。為了在固定的系統時鐘頻率下獲得高分辨力的DPWM，采用了同步計數及異步計數的方法［3］。系統的時鐘頻率fclk與開關頻率fs有如下關系

式中:Ncount為計數器的位數，在本設計中的Ncount=4。新型混合DPWM設計中［5］Ncount=7，因此大大降低系統頻率從而降低系統的功耗［4］。當fs=2 MHz時，本設計的fclk應為32 MHz而在新型混合DPWM設計中［5］要求為256 MHz，因此在需要更高的開關頻率fs的設計中，該設計方法的優勢更為突出。由于計數器在每個開關周期中都從0～15的計數，將一個開關周期分為16等份。在該設計中當計數器的值等于DPWM1［7:4］時，使能DCM模塊工作生成兩類(占空比為12.5%與6.25%)4種不用相位。將抖動模塊生成的8位DPWM1［7:0］的［3:2］位用于選擇占空比為12.5%的4路輸出，［1:0］位選擇占空比為6.25%的4路輸出。在每個系統時鐘周期內根據低4位的不同選擇可以生產16中不同相位的信號，從而將DPWM的分辨力提高了16倍，分辨力增加了4位。而且該方法可以使得DCM模塊只在開關周期的1/16工作，之前的DPWM的電路結構幾乎都是讓DCM模塊工作在整個開關周期，因此該設計方案能進一步降低了系統的功耗。從前面討論可以得出11位DPWM中，DPWM的［2:0］位是由抖動方式獲得，［6:3］位是由DCM模塊產生，［10:7］是由計數比較方式生成。

圖4 低功耗高精度DPWM設計框架圖

2 FPGA的實現與仿真驗證

本設計基于ISE11.1進行仿真驗證，并采用Virtex4系列的芯片。其功能仿真結果如下。

2.1 占空比6.25%的仿真圖

CLKIN為開關頻率，大小為1 MHz，在一個周期內產生了16種相位不同、占空比為6.25%的信號，仿真圖如圖5所示。

2.2 抖動方式的仿真

圖5 占空比6.25%的仿真圖(截圖)

Clk為開關頻率，大小為1 MHz;data_in［10:0］為PID控制算法的輸出;reset為復位信號，低電平有效;counter［2:0］為計數器輸出;add［7:0］為選擇的抖動序列;enable為使能查找抖動序列的信號;data_out［7:0］為輸出新的占空比。當新的開關周期開始時counter開始計數，enable有效。當data_in=10011010010，data_in后3位選擇抖動序列，故抖動序列應為00010001，接下來的8個周期中data_out應為原來的基礎上分別加0，0，0，1，0，0，0，1。通過圖6可知波形圖與抖動方案的設計要求吻合。

圖6 抖動方式的仿真圖(截圖)

2.3 低功耗高精度的DPWM的仿真驗證

Clk1為開關頻率，大小為1 MHz;data_in［10:0］為PID控制算法的輸出;data_out［7:0］為抖動后生產的新占空比;DLL1為選擇后得到的12.5%占空比的信號;e為選擇后得到的6.25%占空比信號，通過e信號復位dpmw信號;dpwm為總體設計的輸出;當data_out［7:0］為01011001時，DCM模塊應在計數值為data out［7:4］時使能;通過data out［3:2］選擇DLL1信號，通過data_out［1:0］選擇e信號。通過圖7得知波形圖符合整體方案的設計要求。

圖7 低功耗高精度的DPWM的仿真圖(截圖)

3 總結

本文介紹了一種低功耗高分辨力的DPWM的設計方法。由PID算法控制器輸出的11位DPWM，通過3位抖動電路后可以產生新的8位DPWM。新DPWM的高4位由計數比較器實現，低4位由DCM模塊實現。該設計通過降低系統時鐘頻率和控制DCM模塊只在1/16開關周期內工作實現降低系統的功耗。在開關頻率為1 MHz，系統頻率為16 MHz的條件下，該設計通過了FPGA開發系統的仿真，驗證了該設計方案的可行性。

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