Altera最新IP內核產品降低高性能40GbE／100GbE 設計復雜度

Altera推出40Gbps以太網（40GbE）和100Gbps以太網（100GbE）知識產權（IP）內核產品。這些內核能夠高效地構建需要大吞吐量標準以太網連接的系統，包括芯片至光模塊、芯片至芯片以及背板應用等。介質訪問控制（MAC）和物理編碼子層以及物理介質附加（PCS＋PMA）子層IP內核符合IEEE 802.3ba－2010標準要求，降低用戶在Altera 28nm Stratix V FPGA和40nm Stratix IV FPGA中集成40GbE和100GbE連接的設計復雜度。

Altera支持40GbE／100GbE系統級吞吐量，提高FPGA設計人員的設計抽象級，同時提升設計團隊的效能。40GbE以及100GbE MAC和PHY IP內核提供的接口包括一個基于數據包的通道，與前一代以太網系統在邏輯上兼容。數據速率高達28.05Gbps和14.1Gbps，并且具有收發器的Altera Stratix V GT和GX FPGA，以及數據速率達到11.3Gbps的Stratix IV GT FPGA都支持這些內核。