基于FPGA的千兆以太網設計

摘要：千兆以太網擁有傳輸速度快、傳輸距離遠、穩定可靠等優點，是當前嵌入式系統的應用熱點。FPGA擁有豐富的邏輯和管腳資源，常用于高速數據處理和通信的嵌入式系統。本文描述一個基于FPGA的千兆以太網系統的設計，本設計在硬件上主要使用千兆以太網PHY芯片88E1111和Altera公司的StratixⅢ系列的FPGA，在FPGA的邏輯上實現NiosⅡ嵌入式系統和以太網的MAC控制器，在NiosⅡ系統的軟件上移植入MicroC/OSⅡ實時多任務操作系統和NicheStackTCP/IP協議堆棧。在FPGA上實現千兆以太網設計，有效提高了系統的可靠性和集成性，充分擴展FPGA的功能。

關鍵詞：千兆以太網；FPGA；PHY；TCP/IP

中圖分類號：TN91934；TN919.6文獻標識碼：A文章編號：1004373X（2012）18005604

引言

隨著電子技術的發展，系統設備正向小型化、集成化、網絡化發展。FPGA具有邏輯豐富、管腳充沛等特點，廣泛應用于高速數據處理和通信的嵌入式系統。在其內部加入處理器系統，不僅能夠實現一般的邏輯功能設計，同時能夠實現一般單片機功能，通過FPGA內部邏輯功能連接可以使整體獲得優異的性能，并大大減少PCB設計工作。

當今，互聯網技術的迅速發展，采用以太網實現數據采集和控制方面的應用，成為了電子系統設計的熱點。以太網具有價格低廉、穩定可靠、傳輸速度快、傳輸距離遠等特點，以太網技術發展成熟，具有很高的性價比。采用以太網技術的設備，可以通過TCP/IP協議進行數據的傳輸，不需要進行傳輸協議轉換，使用和維護設備簡單。

結合FPGA和以太網的優點，本文設計一個以FPGA為核心的嵌入式千兆以太網設備。在本設計使用Altera公司的高端FPGA：EP3SL150F780C3，在其內部構建實現NiosⅡ32位的嵌入式軟核處理器，工作頻率能夠達到185MHz，其內部豐富的RAM資源，能夠為處理器系統提供高速的數據和代碼存儲。圍繞NiosⅡ處理器，加入MAC功能的IP核，可以很快實現以太網的開發。

1PHY芯片

物理層（PHY層）是屬于網絡OSI參考模型的最底層，直接面向實際承擔數據傳輸的物理媒介，并且為數據鏈路層提供一個傳輸原始比特數據流的物理連接[1]。雖然，物理層處于最底層，但卻是整個網絡系統的基礎。物理層的核心就是PHY芯片，它的性能直接決定著網絡的傳輸性能。

本設計的PHY芯片為AlaskaUltra88E1111千兆網絡物理層設備[2]。該芯片具有的功能：能夠支持10Mb/s/100Mb/s/1000Mb/s的以太網傳輸，支持GMII/MII，RGMII/MII等多種接口；支持1000BASET，100BASETX，和10BASET的應用，擁有發送和接收標準5類非屏蔽雙絞線的功能；能夠探測和報告潛在電纜故障，同時能夠探測到電纜的脫落、短路和其他阻抗不匹配的情況；提供IEEE802.3u標準下的自動協商機制（AutoNegotiation），也就是能夠實現兩個網絡接口間對通信速度的自動協商；提供標準的TWSI和MDC/MDIO接口，控制和查看網絡芯片的狀態。

2硬件設計

在本設計中FPGA與PHY芯片的連接方式為GMII/MII，使用PHY的控制接口方式為MDC/MDIO，使用RJ45接口實現電纜與PHY芯片之間的數據傳遞。系統的硬件的連接如圖1所示。