基于DSP開發系統設計與實現

摘要：為了設計一個性能穩定的DSP開發系統，利用TI公司最新推出的TMS320F28335作為微處理器，該芯片為32位浮點型DSP。在采用浮點DSP設計系統時，不需要考慮處理的動態范圍和精度，比定點DSP在軟件編寫方面更容易，更適合采用高級語言編程。外圍電路主要包含電源電路、RAM擴展電路、晶振電路和復位電路，用來輔助DSP的工作。利用電源管理芯片設計電源電路，可以有效解決其他型號的DSP對上電順序的要求；擴展的外部RAM可以使程序的調試與下載更加方便。利用外部時鐘源作為時鐘輸入，使其輸入時鐘更加穩定的同時，也可為具有相同時鐘的多個DSP使用。利用三端監控芯片來實現系統的手動復位和自動復位，使系統的穩定性大大提高。

關鍵詞：TMS320F28335； 浮點型； 動態范圍； 數字信號處理器

中圖分類號：TN71034； TP368文獻標識碼：A文章編號：1004373X(2012)06014703

Design and implementation of DSP development system

ZHAO Peng， JING Hongli

(Yulin University， Yulin 719000， China)

Abstract： DSP is widely used in some fields， such as autocontrol， electric measurement， spaceflight projects and so on. TMS320F28335 newly detruded by TI is taken as a microprocessor in the design of a DSP development system with stable performance. This is a 32bits floating point DSP. When the floating point DSP is adopted to design the system， the dynamic range and precision of the system need not be considered. It is easier in software compiling， and more suitable for programing with advanced language than fixedpoint DSP. The peripheral circuits consists of power circuit， extend RAM circuit， oscillator circuit and reset circuit， which are applied to the auxiliary to DSP. The power management chip is used to design power circuit， the way whichcan meet the requirement of other DSPs for the poweron sequence. The extended RAM makes debugging and download of procedure more convenient. A external clock is applied to clock input， which not only makes input clock more stable， but also use for other kinds of DSP. Stability of system is improved because the monitoring chip accomplishes hand and automatic resets.

Keywords： TMS320F28335; floating point; dynamic range; DSP

收稿日期：20111026

基金項目：高層次人才科研啟動基金項目（11GK55）TMS320F28335是TI公司最新推出的32位浮點型DSP，可直接參與浮點型數據的運算，無需Q格式的轉換，其主要特點為：高性能的靜態CMOS技術，在最高為150 MHz振蕩頻率下，指令周期為6.67 ns；高性能的32位CPU，單精度浮點運算單元（FPU），采用哈佛總線結構，能快速中斷響應和處理，并有統一的存儲器規劃，可用C/C++語言實現復雜的算法；控制時鐘系統具有片內振蕩器和看門狗定時器模塊，支持動態改變鎖相環（PLL）的參數值以改變CPU的輸入時鐘頻率；8個外部中斷，相對于TMS320F281x系列DSP，無專門的中斷引腳；支持58個外設中斷的外設中斷擴展寄存器（PIE），管理片上外設和外部引腳引起的中斷請求；增強型的外設模塊；12位A/D轉換器，可實現16通道的數據轉換；88個可編程的分時復用GPIO引腳；低功耗模式，1.9 V或1.8 V內核，3.3 V I/O供電［12］。設計一個集這些優點于一身的DSP開發系統，對于初學者和開發人員有著重要的意義。本文首先分析和對比DSP電源設計方案，選擇合適的設計方案并詳細介紹；然后設計存儲器擴展電路，并給出其存儲范圍；通過對比時鐘電路的各種實現方案，擇優選擇適合于該系統的時鐘電路并詳細介紹；最后給出復位電路的設計方法和提高硬件抗干擾能力的措施。

1系統電源設計

TI公司的DSP系列一般都有獨立的內核和I/O電源。因為在DSP在系統中要承擔大量的數據計算，在CPU內部，部件的高頻率的轉換會使系統功耗大大增加［3］。所以采用雙電源的供電方式，F28335一路為I/O提供3.3 V電壓，另一路為CPU內核提供1.8 V或1.9 V電壓，這樣可大大降低系統的功耗。

電源設計方案一：兩路電源獨立設計，其優點是調試方便且互不干擾，缺點是不能適合某些對上電次序有要求的DSP，成本較高。

電源設計方案二：采用TI公司的雙路低壓差電壓調整器。TPS767D3xx系列電壓調整器是TI公司為DSP開發的電源管理芯片［4］，通過簡單的設計，可以適合某些系列DSP內核與I/O電壓的上電順序問題。

本設計采用方案二，利用TI公司的雙路低壓差電壓調整器TPS767D301。它的特點是：帶有可獨立供電的雙路輸出，一路固定輸出為3.3 V，另一路可以在1.5～5.5 V調整，每路輸出電流范圍為0～1 A；電壓差大小與輸出電流成正比，且在最大輸出電流為1 A時，最大電壓差僅為350 mA；超低的靜態電流85 μA，器件無狀態時，靜態電流僅為1 μA。

TMS320F28335對內核和I/O的上電順序沒有要求，可以同時上電，使得電源電路大大簡化。具體電路如圖1所示。

圖1系統供電電路TPS767D301的輸出端1OUT的電壓由式(1)確定：Vo=Vref(1+R1/R2)(1)式中：Vref =1.183 4 V為電壓調整器的內部參考電壓；R1和R2的取值應保證驅動電流近似為50 μA。如果電阻過小，會使電流過大，消耗電力；如果電阻過大，FB引腳會出現電流脈沖尖峰，會使輸出電壓波動［5］。典型電壓輸出時，R1和R2的取值如表1所示。

表1典型電壓輸出取樣電阻取值

輸出電壓 /VR1 /kΩR2 /kΩ1.918.230.12.533.230.13.353.630.13.661.930.14.7590.830.1

為了提高輸出電壓的穩定性，模擬電源與數字電源之間通過鐵氧體磁珠和電容進行濾波，鐵氧體磁珠具有可以忽略的寄生電容，電氣特性和一般的電感相似，這樣可以減少來自模擬電源或其他并聯電路所產生的噪聲生干擾。

2系統RAM擴展

在TMS320F28335的片上已經集成了34 K×16 b的RAM，且內部RAM的訪問速度可達150 MIPS，通常用于放置系統對運算速度要求較高的程序。F28335的片上還集成了256 K×16 b的FLASH，但由于FLASH燒寫次數有限，而且燒寫速度慢，操作麻煩。使用外擴RAM后，仿真時程序可以放入外擴RAM中運行，程序長度不受限制，這樣程序的設計和調試就非常方便。在調試完成后通過修改.cmd文件等方法將程序燒進FLASH中運行。同時，外擴RAM還可以開放給其他任務。外擴RAM選用ISSI公司的IS61LV25616，存儲容量為256 K×16 b，3.3 V的供電電壓。使用區間6作為外擴存儲區間，存儲地址范圍為0x100000～0x13FFFF。由于IS61LV25616的訪問速度有8 ns，10 ns，12 ns，15 ns可選擇，而當CPU運行在150 MHz時，地址和數據的最小有效時間為3個時鐘周期，即20 ns，所以不用考慮時序問題［6］。存儲器的地址線和數據線分別對應DSP的地址線和數據線，片選端CS和DSP的GPIO28連接，存儲器的讀/寫端口分和DSP的讀/寫端口連接，具體電路圖如2所示。

圖2存儲器擴展電路3時鐘電路設計

TI的DSP時鐘電路分為三類：晶體電路、晶振電路和可編程時鐘電路。其中時鐘電路如圖3所示。

圖3內部時鐘源其特點是：結構簡單，但頻率范圍較小，一般為20 kHz～60 MHz，驅動能力較弱。晶振電路利用外部獨立的時鐘源給系統提供時鐘。其特點是：頻率范圍較大，一般為1 Hz～400 MHz，驅動能力強，可為具有相同時鐘的多DSP系統使用。可編程時鐘電路可以為外設提供不同的時鐘，適用于不同時鐘源的系統使用，頻帶寬度可達［7］200 MHz。F28335的外部時鐘可以有兩種輸入方法，如圖4～圖5所示。

圖41.9 V外部時鐘源圖53.3 V外部時鐘源該設計使用1.9 V的外部時鐘源晶振電路，如圖6所示。其中，100 Ω電阻用來衰減外部雜波的干擾，提高時鐘波形的質量，SN74LVC1G14是單路施密特反向觸發器［8］。

圖6晶振電路4復位電路設計

復位電路是在系統上電或程序跑飛時對系統自動或手動的初始化。該設計采用TI公司推出的三端監控芯片TPS3307系列來實現系統初始化和電源監控功能［9］。TMS320F28335采用1.8 V或1.9 V內核電壓，3.3 V I/O電壓。利用TPS330718來實現對系統的自動和手動復位。SENSE1，SENSE2和SENSE3管腳分別對3.3 V I/O電壓、1.8 V內核電壓和3.3 V模擬電壓監控。手動復位MR引腳接至復位鍵，當按下時RESET變為低有效，實現手動復位的功能。具體電路如圖7所示。在上電期間，當電源電壓高于1.1 V時，RESET開始有效，然后開始監控SESEN輸入管腳的電壓。當SENSE1，SENSE2和SENSE3分別低于門限電壓2.93 V，1.68 V和2.5 V時，TPS330718的RESET向F28335發出低電平復位信號，實現自動復位的功能。

5結語

基于DSP開發系統的PCB設計對最終系統的性能有著重要的影響。特別是對于DSP，管腳多且管腳間的間距小，導致布線時線間距受到限制，容易受到干擾。為了有效抑制干擾，在布局時輸入時鐘應盡可能靠近DSP，使其輸入線路盡可能短，并使晶振外殼接地；為了減小芯片上的電源電壓瞬時過沖，在電源的輸入端使用去耦電容；電源是系統的主要干擾源，使用旁路電容及去耦電容來盡量減小電源對系統的影響。在設計中，可以利用0.1 μF的電容來避免內在的振動和高頻噪聲，利用10～100 μF的旁路電容減小電壓輸出的脈動［10］。基于以上考慮，DSP開發系統才能夠穩定可靠地運行。

圖7復位電路參考文獻

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