摘要:設計的基于FPGA的高速實時數據采集系統,可控制6路模擬信號的采集和處理,FPGA中的6個FIFO對數據進行緩存,數據總線傳給DSP進行實時處理和上傳給上位機顯示。程序部分是用Verilog HDL語言,并利用QuartusⅡ等EDA軟件進行仿真,驗證了設計功能的正確性。
關鍵詞:FPGA; Verilog HDL; FIFO; 數據采集
中圖分類號:TN47-34 文獻標識碼:A 文章編號:1004-373X(2012)07-0069-04
現代電子技術2012年7期
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