一種S波段噪聲干擾激勵源設計方法

羅 杰，陳 林

（1.船舶重工集團公司723所，揚州 225001；2.池州學院，池洲 247000）

0 引 言

隨著科技的發展，雷達干擾和抗干擾技術就如矛和盾一樣，在不斷迅速地向前發展著，干擾的樣式越來越多，相應的抗干擾樣式也越來越多、越來越復雜［1］。現在的電子對抗中，針對雷達設備的干擾手段也變化多端，雷達干擾是用電子方法破壞對方雷達的正常工作，使雷達不能正確探測和跟蹤真正的目標。為了提高雷達的抗干擾性能，雷達在生產和使用中都需要采取各種措施來檢驗雷達的抗干擾能力。基于此，針對雷達的干擾裝置也在不斷衍生。而作為其中的代表，噪聲干擾是一種重要的電子干擾技術，廣泛應用于對雷達、通信網絡等進行壓制性干擾。噪聲干擾通常分為瞄準式、阻塞式和掃頻式3種類型，噪聲波形主要包括直接噪聲、噪聲調頻和噪聲調相，噪聲波形通常由噪聲干擾激勵源產生。

本文提出了一種S波段噪聲干擾激勵源的設計方法，從功能、組成以及工作原理等方面做出了闡述。

1 噪聲干擾激勵源介紹

噪聲干擾激勵源作為一種干擾裝置，其主要優點是需要了解敵方雷達的信息很少，噪聲干擾機不需要詳細了解雷達的信號特征和處理信號的環節，只需要知道雷達的工作頻率，干擾設備比較簡單，對傳統雷達目標檢測系統的干擾效果好。

噪聲干擾的主要缺點是：對于脈沖多普勒（PD）雷達來說，噪聲很容易被雷達相干處理，使其不能達到有效干擾的目的；且壓制性干擾信號從雷達的主瓣進入時，干擾機的方向易被暴露；同時若雷達采用一些先進技術如超低旁瓣天線、相干旁瓣對消器或旁瓣匿影器等，就會使得噪聲干擾相對失效［2］。

1.1 噪聲源功能

本文所設計的噪聲源，其工作頻率為2.7～3.2 GHz，可以產生窄帶瞄準噪聲、寬帶阻塞噪聲、掃頻噪聲等噪聲信號，要求噪聲分布函數為高斯、均勻等概率分布。

1.2 噪聲源實現原理

噪聲干擾激勵源中噪聲的產生可以有很多途徑，可以通過噪聲管、數字調諧振蕩器（DTO）、壓控振蕩器（VCO）以及直接數字合成器（DDS）等多種方法來實現。采用噪聲管來產生噪聲，其噪聲密度較高，但其工作帶寬不夠；采用DTO以及VCO來產生噪聲，有頻率準確度不夠、頻率隨溫度漂移等缺點。隨著DDS器件的發展和成熟，現今大多采用DDS來產生噪聲干擾信號。

本文所介紹的噪聲干擾源以DDS為核心，由FPGA通過串口接收外部控制計算機的命令，產生DDS的頻率控制字，通過在FPGA中產生噪聲數據，從而產生各種干擾信號，其原理如圖1所示。

圖1 噪聲模擬器實現原理圖

1.3 主要性能指標

頻率范圍：2.7～3.2 GHz；瞄準噪聲帶寬：10 k Hz～50 MHz，步長10 k Hz；阻塞噪聲帶寬：50～500 MHz，步長50 MHz；掃頻噪聲帶寬：50～500 MHz，步長50 MHz；調制方式：調頻、調相；諧波／雜散：優于50 d Bc；輸出功率：≥10 d Bm。

2 設計方法

噪聲干擾激勵源的設計包括時鐘電路設計、DDS模塊設計、噪聲數據產生、DDS＋變頻電路設計，下面分別進行相應介紹。

2.1 時鐘電路的設計

噪聲源中噪聲產生模塊的數模轉換（DAC）采樣率為2 GHz，采用ADI公司的AD9516時鐘芯片為外部時鐘源，用于控制DAC的采樣頻率，以保證系統時鐘統一。其控制電路圖如圖2所示。

由于AD9739的時鐘輸入是高壓差分信號（HVDS）格式，時鐘管理器AD9516輸出后需經過低壓偽發射極耦合邏輯（LVPECL）→HVDS的轉換，故選擇芯片為ADCLK914。

2.2 DDS模塊設計

DDS采用ADI公司的AD9737實現。AD9737的最高轉換速率可達2.5 GHz，轉換數據位可達14 bit，同時可對高達3.6 GHz的信號進行直接數字頻率合成（DDS）。由于噪聲源中需要DDS輸出的最高頻率為800 MHz，故需要在電路中增加平衡變壓器設計。AD9739在2 GHz轉換輸出800 MHz時，其雜散優于50 d Bc。本模擬器設計中需要DDS的輸出頻率范圍為300～800 MHz。

噪聲源信號產生主要由AD9739、現場可編程門陣列（FPGA）、可擦除可編程只讀存儲器（EPROM）等組成。EPROM 用于接收雙口隨機存儲器（RAM）下載所需產生的各種噪聲信號數據并存儲，根據外部控制信號選擇相應的頻率數據送FPGA，FPGA將頻率數據轉換成AD9739所需的格式，以一定時序下載給AD9739芯片。AD9739在FPGA的控制下產生各種需要的噪聲信號。

2.3 噪聲數據產生

噪聲源的函數分布服從高斯和均勻分布，高斯分布和均勻分布的隨機噪聲數據在MATLAB下產生，生成的數據以文件的方式保存在FPGA軟件中，FPGA處理器根據輸出的帶寬，確定噪聲干擾的系數，將隨機數寫入FPGA中，再實施干擾，其數據仿真結果如圖3、圖4所示。

圖3 均勻噪聲數據

產生高斯分布和均勻分布隨機噪聲數據的程序如下：

圖4 高斯噪聲數據

2.4 DDS＋變頻網絡的設計

由于最終需要設計的噪聲源為S波段，工作頻率為2.7～3.2 GHz，而AD9739所產生的信號頻率較低，故需要將DDS輸出的信號進行變頻。變頻網絡的設計是重要環節，在本方法中選擇1次變頻完成頻率搬移，選擇的本振信號頻率為3.5 GHz，通過混頻產生2.7～3.2 GHz的信號。為了盡量減少混頻過程中所產生的交調信號，混頻器的選擇直接影響噪聲源的指標，在此需要選擇高IP3的混頻器。在選擇混頻器的時候，應該進行混頻分析，針對分析結果選擇相應適合的混頻器。以本方案為例，本變頻方案中，會有1LO－2RF、1LO－3RF等組合分量在2.7～3.2 GHz頻帶內，所以選擇的混頻器需要對這些組合分量有很好的抑制，本噪聲源的變頻網絡原理如圖5所示。

圖5 噪聲源變頻網絡原理圖

變頻網絡中帶通濾波器完成對帶外信號組合分量的抑制，保證信號的雜散指標；放大器主要彌補混頻器以及濾波器的插損；后級低通濾波器主要是對放大器輸出信號的諧波進行抑制，通過2次濾波，保證信號的雜散水平。噪聲源在2.7 GHz，3.2 GHz 2個頻點輸出的噪聲頻譜如圖6所示，設定的噪聲帶寬為10 MHz，通過測試，噪聲源的信號頻譜干凈，分布服從高斯分布。

圖6 2.7 GHz與3.2 GHz噪聲輸出頻譜圖

3 結束語

文章針對S波段噪聲源的功能、原理以及設計的主要方法做出了較為詳細的闡述、通過本文介紹方法所設計的噪聲源已成功用于某型干擾模擬設備，通過對實體雷達進行干擾，干擾效果有效。這種噪聲源既可用于雷達和通信干擾設備，也可用于干擾檢驗電子設備的抗干擾性能。

［1］陳相麟.雷達試驗［M］.北京：國防工業出版社，2004.

［2］文富忠.一種有效的雷達噪聲干擾技術［J］.電訊技術，2003（6）：47－50.