寬帶DDS設計與實現

安 濤，石遠東，鄭繼剛

（船舶重工集團公司723所，揚州 225001）

0 引 言

1971年，J.Tierney 等 人 在 《A digiatal Frequency Synthesizer》中第1次提出了具有工程實現可能和實際應用價值的直接數字式頻率合成器（DDS）的概念［1］。隨著數字集成電路和微電子技術的發展，DDS得到了迅速的發展，多種專用DDS芯片相繼面世，基于現場可編程門陣列（FPGA）的DDS也得到了長足發展。DDS具有頻率分辨率高、頻率轉換時間短、輸出相位連續、可編程等優點［2］，廣泛應用于干擾機、雷達波型發生器、射頻信號源、任意波型發生器等領域。

然而DDS也有明顯不足：一是工作頻率低，瞬時帶寬窄；二是雜散比較大。這就需要提高DDS的時鐘頻率，高的時鐘頻率不但可以提高工作頻率和瞬時帶寬，還可以改善輸出信號的雜散。而瞬時帶寬的提高使得可以選擇的頻段更加靈活，雜散控制也就更容易。本文介紹了基于FPGA并行處理技術的寬帶DDS設計，該方法提高了DDS的時鐘頻率，實現了高質量信號波型的產生。

1 直接數字頻率合成器的原理

DDS根據正弦波函數的產生，從相位概念出發，用不同相位給出不同電壓幅度，然后通過濾波器濾波平滑出所需頻率。DDS由頻率加法器、相位累加器、相位加法器、相位／幅度轉化器、數／模（D／A）轉換器和濾波器組成。原理框圖如圖1所示。

頻率加法器對頻率控制字K0和頻率調諧字ΔK進行加法運算。當ΔK＝0時，產生單點頻信號；當△K≠0時，頻率加法器用來實現各種頻率調制功能。

頻率控制字K和基準時鐘信號決定DDS的輸出頻率，如下式所示：

圖1 DDS原理框圖

式中：FOUT為輸出信號的頻率；L為相位累加器的位數；K為L位頻率控制字；FCLKIN為基準時鐘頻率。

相位累加器由加法器和寄存器組成，它在時鐘的作用下不斷對頻率控制字K進行累加，當相位累加器累加滿量時就會產生1次溢出，累加器的溢出頻率就是DDS輸出的信號頻率。

相位加法器用來實現各種相位調制功能。通過改變相位控制字P可以控制輸出信號的相位參數，當相位控制字P≠0時，相位／幅度轉換器的輸入為相位累加器的輸出與相位控制字之和，從而使最后輸出的信號產生相移。

相位／幅度轉換器采用只讀存儲器（ROM）／隨機存儲器（RAM）結構，相位加法器輸出數字化鋸齒波，取其高若干位作為ROM／RAM的地址輸入，通過查表及運算，ROM／RAM輸出所需要波形的量化數據，完成相位到正弦波幅度的轉換。ROM／RAM中存儲1個周期的正弦波數據X（i），X（i）與ROM表的地址位數N和D／A位數M關系為：

相位／幅度轉換器的輸出還需要通過D／A轉換器轉換成模擬波形。D／A輸出的頻率除了FOUT外，還包括FCLKIN，2FCLKIN，……，兩邊±FOUT處的非諧波分量，幅值包絡為辛格函數，因此D／A輸出的波形并非正弦波，而是階梯波。利用濾波器取出所需頻率，可利用頻率為FOUT、FCLKIN-FOUT和FCLKIN＋FOUT，即第1、第2和第3奈奎斯特頻帶，其它頻帶功率比較小，雜散也比較大，可利用性比較差。

2 基于FPGA并行處理技術的寬帶DDS設計

由于DDS工作頻率低，瞬時帶寬窄，雜散也比較大，在寬帶干擾機、寬帶雷達波型發生器應用中，先采用DDS產生相對帶寬較窄的信號，然后采用倍頻和上變頻或者DDS＋鎖相環（PLL）的方法來實現頻帶擴展和頻率搬移，從而產生寬帶信號波型。而大規模FPGA和高速數／模轉換器（DAC）的出現，使寬帶信號波型的直接產生成為可能，省去了倍頻器、PLL和部分混頻器等模擬器件，節省了成本。

高速DAC的時鐘頻率達到4GHz甚至更高，而FPGA中的系統時鐘頻率不可能達到如此高，必須進行并行處理。在單路DDS運算中，設定DDS的頻率控制字為K，在時鐘的不斷作用下，相位累加器的輸出依次為0，K，2K，3K，…。在并行處理中，相位累加器的輸出也要產生此序列。

設定DAC的時鐘頻率為Fclk，FPGA內部進行N路并行處理，則FPGA內部的系統時鐘為Fsys＝Fclk／N，即1路DDS的工作頻率，簡稱為DDS＿CLK。設定第1路DDS的頻率控制字為N×K，在時鐘的不斷作用下，相位累加器的輸出依次為0，NK，2NK，3NK，…，第1路DDS相位累加器的電路圖如圖2所示。

圖2 第1路DDS相位累加器電路圖

以第1路相位累加器的輸出基礎，其它N-1路共用第1路相位累加器的輸出，分別加上K，2K，3K，…，（N-1）K。在時鐘的不斷作用下，第2路DDS相位累加器的輸出依次為K，NK＋K，2NK＋K，…，第N路DDS相位累加器的輸出依次為（N-1）K，NK＋（N-1）K，2NK＋（N-1）K，…。N路DDS相位累加器的輸出如表1所示，可見，N路并行DDS相位累加器的輸出形成了序列0，K，2K，3K，…。為保證每個時鐘周期之間N路相位累加器的輸出不相互錯位，N路DDS相位累加器的運算還必須進行流水線同步處理，流水線級數為log2N。

表1 N路DDS相位累加器的輸出

N路相位累加器的輸出分別加上相位控制字P，并進行相位／幅度轉換，形成時鐘頻率為Fclk／N的幅度數據流。D／A的時鐘頻率高達4GHz，輸入數據為4路12位，每路的數據速度為1GHz。由于每一路DDS的工作頻率Fclk／N遠小于1GHz，因此還必須進行數據轉換和升速處理。在FPGA中分解為N＝32路125MHz并行處理的DDS模塊。取每路數據的高12位，共384位數據，在FPGA中利用高速并串模塊把速度升為4路、12位、1GHz的數據。高速并串模塊如圖3所示。

圖3 高速并串模塊

3 硬件實現及性能測試

寬帶DDS模塊主要由高速信號處理器（DSP）、大規模FPGA和高速DAC等組成，如圖4所示。DSP用來接收外部控制信息，包括頻率信息、調頻信息、調相信息等參數。FPGA用來進行參數的解算并置入n路并行DDS模塊中，n路DDS模塊產生的數據流送高速并串模塊進行數據的重排和升速處理，高速數據流送DAC產生各種信號波型。高速DAC產生的八分頻時鐘送FPGA內部的PLL，FPGA內部的系統時鐘由PLL分頻產生。

圖4 寬帶DDS設計實現框圖

寬帶DDS模塊的硬件電路集成了高速DSP、高速DAC和大規模FPGA等數／模混合電路，在電路設計過程中，電磁兼容性必須充分考慮：

（1）板材選取：DAC模塊時鐘速度要達到4GHz，數據速率也要達到1GHz，為了具有更好的信號完整性，數字射頻存儲器（DRFM）模塊沒有采用普通的FR4印制板基材，而是采用介電常數比較小的高速ROGERS板材，同時精心設計疊層來滿足布線層單端線50Ω、差分100Ω的阻抗要求；

（2）傳輸線的鏡像層設計：共模電流是電磁干擾的主要源泉，在高速電路中，電流沿著阻抗最小的路徑流動。為了減小共模電流，與傳輸線相鄰的地層作為傳輸線的鏡像層，為返回電流指定低阻抗的返回路徑。為了使形成的閉合回路面積最小，嚴禁傳輸線跨越鏡像層的溝槽地帶［3］；

（3）傳輸線的抗串擾設計：單端傳輸線使用3-W走線原則，即傳輸線間距至少是傳輸線寬度的3倍。差分對間的間距應大于2根差分傳輸線間距的2倍；

（4）傳輸線的等長設計：DAC的數據線和時鐘線應盡量等長，且走向相同，不但保證了數據線之間的延時相同，而且保證了數據線的容值也相同，有利于數據的鎖存和時序的調整；

（5）時鐘信號和模擬信號設計：時鐘信號輸入采用單端輸入差分輸出時鐘驅動電路，模擬信號利用變壓器進行單端信號和差分信號的轉換，同時進行阻抗變換；

（6）電源設計：模塊內部電源通過磁珠與外部電源隔離，開關電源的電源、地和其它電源、地也要進行隔離，高速DAC的電源采用線性電源。高速器件的電源濾波電容必須就近放置，不但提供濾波作用，而且為高速器件提供穩定的電源容量。

通過以上措施，寬帶DDS模塊具有很好的電磁兼容性。測試結果表明：在時鐘頻率為4GHz時，DDS在100～1 900MHz頻段輸出雜散抑制最小值為35dBc，典型值為40dBc；在100～1 300MHz頻段輸出雜散抑制最小值為4 0dBc，典型值為45dBc；縮小DDS輸出信號的瞬時帶寬，雜散抑制可以達到70dBc。如果知道雜散信號的頻率，可以利用相消干涉的原理進一步減小雜散信號的電平。圖5為中心頻率700MHz、帶寬1 000MHz的線性調頻信號頻譜圖，圖6為32點梳狀譜頻譜圖。

圖5 線性調頻信號頻譜圖

圖6 32點梳狀譜頻譜圖

4 結束語

本文討論了基于FPGA并行處理的寬帶DDS的設計及實現，不僅解決了DDS工作頻率低、瞬時帶寬窄、雜散比較大的缺點，而且具有頻率分辨率高、頻率轉換時間短、輸出相位連續、可編程等優點。可以廣泛應用于寬帶干擾機、寬帶雷達信號波型產生器等領域。

［1］ 戈穩.雷達接收機技術［M］.北京：電子工業出版社，2005.

［2］ 張明友，汪學剛.雷達系統［M］.北京：電子工業出版社，2006.

［3］ 安濤，鄭繼剛.高速PCB電磁兼容性設計［J］.艦船電子對抗，2007，30（2）：55-57.