多晶硅部分剝離技術(shù)對抗輻照VDMOS動態(tài)特性的影響

大連東軟信息學(xué)院 宋文斌 蔡小五

1.引言

功率VDMOS器件具有開關(guān)速度快，開關(guān)損害小、輸入電阻高、頻率特性好等優(yōu)點(diǎn)，被廣泛應(yīng)用于高頻開關(guān)器件領(lǐng)域[1]。功率VDMOS器件的開關(guān)特性是由其本征電容和寄生電容共同決定的[2]。單從器件的開關(guān)特性考慮，我們希望柵氧化層厚度略大些[3]，因為寄生輸入電容Ciss的大小隨柵氧化層厚度的增加而減小。然而，在考慮VDMOS器件的抗輻照特性時，為了總劑量輻照加固的需求，需要減薄氧化層的厚度，這樣勢必增加器件的寄生輸入電容。因而，如何有效減小VDMOS器件的寄生電容，成為抗輻照VDMOS器件設(shè)計的難題。

圖1為100V抗輻照VDMOS寄生電容隨柵氧化層變化情況曲線。有由圖可見，柵氧化層的厚度直接影響器件的寄生輸入電容Ciss的大小，隨著柵氧化層厚度的增加，VDMOS器件的寄生輸入電容Ciss在減小。隨著柵氧化層厚度的增加，VDMOS器件的寄生輸出電容Coss和反饋電容Crss基本沒有改變。在影響VDMOS器件的寄生電容的Ciss參數(shù)中，柵漏電容Cgd尤為重要[5]。Cgd直接影響器件的輸入電容和開關(guān)時間，Cgd通過密勒效應(yīng)使輸入電容增大[5]，從而使器件上升時間tr和下降tf時間變大。

2.研究重點(diǎn)

本文在減薄氧化層的厚度，保證總劑量輻照加固的需求的前提下，研究了多晶柵部分剝離技術(shù)對器件寄生電容的改善情況，研究了器件結(jié)構(gòu)結(jié)構(gòu)調(diào)整對VDMOS器件參數(shù)、尤其是Cgd參數(shù)的影響。如圖2所示，我們采用漂移區(qū)多晶硅部分剝離技術(shù)以減小器件的寄生電容，該結(jié)構(gòu)斷開了VDMOS漂移區(qū)上方的多晶硅條，同時，保留了該區(qū)域的場氧化層。在該器件結(jié)構(gòu)中，由于移除了多晶柵和漂移區(qū)交疊處的部分多晶硅柵，減小了柵漏電容Cgd平板電容的面積，減小了柵電荷Qg。從而降低了柵漏電容Cgd。然而，該結(jié)構(gòu)對柵漏電容Cgd有多大的影響，多晶硅部分剝離窗口的尺寸對電容Cgd的影響究竟有多大，該結(jié)構(gòu)還會對哪些器件參數(shù)產(chǎn)生明顯改變，需要做進(jìn)一步的定量計算研究才能確定，這對于分析該結(jié)構(gòu)對器件寄生電容改善的效果是至關(guān)重要的，也是本文的工作重點(diǎn)。

圖1 寄生電容隨柵氧化層厚度變化情況Fig1.parasitic capacitance changing rate with different gate oxide thickness

圖2 采用多晶硅部分剝離技術(shù)技的VDMOS單元Fig2.The VDMOS cell with polysilicon lift-off technic

圖3 寄生電容隨VD變化情況Fig3.Parasitic capacitance changing rate with different VD

圖4 柵電荷隨柵壓VGS變化情況Fig4.Gate charge changing changing rate with different Vg

圖5 ID-VG轉(zhuǎn)移特性曲線Fig5.the ID-VG transfer characteristics curve

圖6 ID-VD轉(zhuǎn)移特性曲線Fig6.the ID-VD transport character-istics curve

3.模擬結(jié)果與討論

為了研究漂移區(qū)上方的多晶硅去除的多少對器件的性能有的影響，進(jìn)行了以下四種結(jié)構(gòu)參數(shù)的模擬，條形柵常規(guī)VDMOS結(jié)構(gòu)漂移區(qū)上方多晶硅的寬度取為10um，按照多晶硅去除的多少分為A、B、C三種情況，其中，結(jié)構(gòu)A去除多晶硅2um，結(jié)構(gòu)B去除多晶硅4um，結(jié)構(gòu)C去除多晶硅6um，去除部分都位于多晶硅的正中央。采用TCAD（ISE）對上述四種結(jié)構(gòu)進(jìn)行了開啟電壓、擊穿電壓、導(dǎo)通電阻、寄生電容、開關(guān)時間、柵電荷等參數(shù)的詳細(xì)的對比模擬研究。

VDMOS器件的輸入電容Ciss和反饋電容Crss，特別是反饋電容Crss對器件的動態(tài)性能影響比較大[6]。圖3是VDMOS器件寄生電容隨漏電壓VD變化情況曲線。由圖可見，結(jié)構(gòu)A、B和C能有效減小輸入電容和反饋電容，對輸出電容改善并不大，這是符合我們預(yù)期的結(jié)果。

圖4是柵電荷隨柵壓VGS變化情況曲線。柵電荷的值定義為使VGS=12V時所需的電荷值，四種結(jié)構(gòu)的柵電荷分別為3.06216庫侖、2.5719庫侖、1.94905庫侖、1.32614庫侖。多晶硅剝離結(jié)構(gòu)能減小柵電荷，其中，結(jié)構(gòu)C的柵電荷Vg比傳統(tǒng)結(jié)構(gòu)減小了57%。

表1 優(yōu)值函數(shù)值的比較Table1.comparison between optimization value functions

圖5是四種結(jié)構(gòu)的ID-VG轉(zhuǎn)移特性曲線，可以看出四種結(jié)構(gòu)的開啟電壓曲線完全重合，開啟電壓相同。因此，結(jié)構(gòu)A、B和C對器件的開啟電壓沒有影響，這是由于所有結(jié)構(gòu)都完整保留了柵材料上方的氧化層的結(jié)果。

圖6為是四種結(jié)構(gòu)器件的ID-VD轉(zhuǎn)移特性曲線。VDMOS器件通電阻定義為VGS=12V，ID=16A時器件的電壓和電流的比值，從圖中數(shù)據(jù)可以計算出四種結(jié)構(gòu)器件的導(dǎo)通電阻，結(jié)構(gòu)A導(dǎo)通電阻比一般結(jié)構(gòu)增大了0.00213歐姆，結(jié)構(gòu)B導(dǎo)通電阻增大了0.00576歐姆，結(jié)構(gòu)C導(dǎo)通電阻增大了0.02601歐姆。導(dǎo)通電阻之所以增大是因為漂移區(qū)下積累層面積的減小，減小了積累層面積，電流的導(dǎo)通阻力增大所引起的。

從多晶硅剝離結(jié)構(gòu)的導(dǎo)通電阻和柵電荷的模擬結(jié)果來看，該結(jié)構(gòu)從一定程度減小了柵電荷，但卻增大了導(dǎo)通電阻，兩者是互相矛盾的兩個優(yōu)化參數(shù)。在VDMOS轉(zhuǎn)換電路中，降低導(dǎo)通電阻是用來降低導(dǎo)通損耗，降低柵電荷是降低關(guān)斷損耗，只有全面衡量導(dǎo)通損耗和關(guān)斷損耗，才能使器件獲得最小的功率損耗，為了評價這種優(yōu)化結(jié)果，國際上提出采用優(yōu)值函數(shù)來表征優(yōu)化的結(jié)果。

表1給出了四種結(jié)構(gòu)的優(yōu)值函數(shù)的值，多晶硅剝離結(jié)構(gòu)可以減小VDMOS的功耗優(yōu)值，其中，結(jié)構(gòu)A功耗優(yōu)值減小14%，結(jié)構(gòu)B功耗優(yōu)值減小33%，結(jié)構(gòu)C功耗優(yōu)值減小46%。因此，從結(jié)果可以看出導(dǎo)通損耗和關(guān)斷損耗的優(yōu)化函數(shù)對于多晶硅的尺寸是非常敏感的，窗口大的結(jié)構(gòu)可以有效減小器件的導(dǎo)通損耗、關(guān)斷損耗，從而提高器件的動態(tài)性能。

4.結(jié)論

本文研究了多晶柵部分剝離技術(shù)對器件動態(tài)特性的改善情況。模擬結(jié)果表明，除器件閾值電壓參數(shù)以外，柵電荷、輸入電容、反饋電容、導(dǎo)通電阻、導(dǎo)通損耗和關(guān)斷損耗的優(yōu)化函數(shù)等參數(shù)都依賴于多晶硅剝離窗口的尺寸。其中，柵電荷、輸入電容、反饋電容對于晶硅剝離窗口的尺寸是非常敏感的，這對于改善器件的寄生電容，提高器件的動態(tài)特性是有利的。盡管采用該技術(shù)的器件導(dǎo)通電阻略有增加，會影響器件特性，但好在增加的幅度并不大。在對于器件的導(dǎo)通電阻要求比較嚴(yán)格的設(shè)計當(dāng)中，建議可以采用JFET注入技術(shù)來減小導(dǎo)通電阻。因此，在減薄氧化層的厚度，保證總劑量輻照加固的需求的前提下，采用多晶柵部分剝離技術(shù)，適當(dāng)?shù)倪x取多晶硅窗口尺寸可以降低器件寄生電容，從而改善器件動態(tài)性能，對于VDMOS器件在抗輻照領(lǐng)域的實際應(yīng)用具有一定指導(dǎo)意義的。

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