數字直放站中DLMS算法的FPGA實現

石棟元，劉正平，錢 銳，夏 威，何子述

(電子科技大學電子工程學院，四川 成都 611731)

自適應算法被廣泛用來解決數字直放站中存在的回波干擾問題，以降低系統的自激風險。最小均方(LMS)算法由于其結構簡單，穩定性好，易于實現等優點，在回波抵消中被廣范應用［1］。

但LMS算法在FPGA實現時不能并行計算，這就使得其難以用在高速實時處理的系統中。為了解決此問題，Long［2－3］等人提出了 DLMS(Delayed LMS)算法，同時為了減少延時，Long還提出了用樹狀結構來實現DLMS算法;Yi［4］和 Ting［5］等人在前人的基礎上運用重定時技術，提出的結構既可以提高系統的采樣率，又可以得到較快的收斂速度和良好的跟蹤性能，但他們所提的結構都是針對的實數，而在數字直放站中，基帶所處理的數據是復數，故需要對其進行改進。

本文在Ting所提出理論的基礎上，提出了復數DLMS算法的實現結構，由仿真結果可知，該系統的處理速度可達到135 MHz。同時為了節省乘法器資源，筆者還提出了2倍復用的結構，由測試結果可知，16階2倍復用的DLMS算法實現了回波抵消功能，同時還放大了所接收到的信號，從而實現了數字直放站的功能。

1 回波抵消系統模型

具有自適應回波抵消功能的直放站模型如圖1所示。真實回波信道(包含功放)采用FIR濾波器建模，可表示為

圖1 具有自適應回波抵消功能的直放站模型

式中:N為通道階數;［g］T表示轉置。

n時刻接收端的接收到的總信號為

式中:x(n)=［x(n)，x(n－1)，…，x(n－N+1)］T為FIR濾波器的輸入信號，它由誤差信號反饋回濾波器而形成;y(n)為回波干擾;r(n)為接收到的來自基站的電視信號;v(n)為加性白噪聲，其均值都為0，方差分別為和。

從系統接收到的總信號中減去回波干擾估計值，即回波抵消后，可得誤差信號

式中:μ是LMS算法的步長，其選取范圍為

2 DLMS算法

由于LMS算法的3個方程之間存在順序關系，使其不能并行計算，只能按照算法固有的順序進行迭代更新，這就使得LMS算法難以用在高速實時處理的系統中。為了解決此問題，Long［2－3］等人提出了 DLMS(Delayed LMS)算法。圖2給出了DLMS算法的功能框圖。

圖2 DLMS算法的功能框圖

由圖2可知，DLMS算法的權系數更新方程為

由式可知在DLMS算法中，濾波和權系數更新可以同時進行。因此，在相同的時間內其吞吐量是LMS算法的2倍。

對于DLMS算法的性能，Long等人做了相應的分析。權系數更新中引入的延時D對系統的穩態性能影響不大，只要步長μ的取值在式所示的范圍內即可。

對比式和式可知，DLMS算法對步長的要求更苛刻，但是通過選取更小的步長，可以靈活地選擇所需要的延遲。

3 DLMS算法結構

3.1 復數乘法器的結構

由于該設計的結構是針對復數DLMS算法，故需要先設計復數乘法器。在DLMS算法的濾波和權系數更新中所用的復數乘法形式為

由式可知，構造1個復數乘法器需要4個乘法器和2個加法器。通過對式的化簡，可以節省資源。

從而通過增加3個加法器來減少1個乘法器。

如果由式直接構建復數乘法器，其關鍵路徑為T=2Ta+Tm，其中Ta和Tm分別表示執行1個加法器和1個乘法器所需的時間。由于Altera公司Stratix II芯片中含有豐富的寄存器資源，故可以在復數乘法器中插入9個寄存器，以減短關鍵路徑，提高系統的處理速度。此時，復數乘法器的結構如圖3所示，其中D為寄存器。由圖3可知，此時的關鍵路徑變為T=Tm，假設Tm＞Ta。

圖3 加入寄存器后復數乘法器的結構圖

3.2 復數DLMS算法的結構

圖4 8階DLMS算法的結構圖

圖4是由Ting所提出的8階DLMS算法的結構圖，在該結構中關鍵路徑為T=Tm，假設Tm＞Ta。由于本文針對的是復數DLMS算法，所以圖4中所有的乘法器和加法器都要替換成復數乘法器和復數加法器。同時，由圖3可知本文所設計的復數乘法器具有兩級流水線結構，所以圖4中乘法器后面的3D(即3個寄存器)應變為D。此時，復數DLMS算法的結構如圖5所示，圖中的輸入信號和輸出信號均為復數。

圖5 8階復數DLMS算法的結構圖

圖5中的關鍵路徑與圖4一樣仍為T=Tm。將該結構用Altera公司Stratix II EP2S60F672C芯片實現時，根據Classic Timing Analyzer Tool的分析，如圖6所示，該系統可以在135 MHz的時鐘下正常工作。

圖6 Classic Timing Analyzer對圖7結構的時序分析結果

由于在具有回波抵消功能的數字直放站中，基帶的系統的時鐘為10 MHz，故本文選擇圖8所示的結構進行2倍復用是可行的。2倍復用的思想是:DLMS模塊的處理時鐘為系統時鐘的2倍，即20 MHz，在第一個時鐘周期計算奇數階，在第二個時鐘計算偶數階，然后將兩次所得的值相加得到濾波器的輸出。此時，濾波器的輸出速度仍為10 MHz。

2倍復用即折疊因子為2的折疊變換。由折疊方程［6］，如式所示，可以計算出2倍復用中，每個處理模塊中各個節點處所對應的延遲數，具體變換如圖7所示。

式中:DF(U→V)為折疊后節點U到V所需的延遲數;N為折疊因子;w(e)為折疊前節點U到V間的延遲數;PU是輸入節點處所引入的流水線寄存器;v和u為節點在折疊集中的序號。

在圖7中0，1表示節點在折疊集中的序號;2l+0，2l+1表示兩路選擇器在不同時刻的選通輸入。其中，xfilter(n)和xupdate(n)分別表示濾波和權系數更新過程的輸入信號;e(n)表示誤差信號;xfilter(n)和xupdate(n)分別表示濾波過程的輸入信號和權系數更新過程的輸入信號。

圖7 2倍復用結構變換示意圖

由文獻［7］可知，在同頻數字直放站中，當LMS濾波器的階數為16時就能滿足系統處理時鐘頻率的要求。故本文用8階所用的乘法器資源，來構造16階LMS濾波器，其結構如圖8所示，其中One tap的結構如圖7所示，圖中除了One tap的處理時鐘為20 MHz外，其余的處理時鐘為10 MHz。

將圖5和圖8所示的結構分別用Altera公司Stratix II EP2S60F672C芯片實現時，它們所用的資源如表1所示。由表1可知，16階2倍復用結構所用的乘法器資源和8階的是一樣的，只多用了2%的組合邏輯資源和1%的寄存器資源，而這些資源在Stratix II芯片中非常豐富，故用其來換33%的乘法器是值得的。

圖8 16階2倍復用復數DLMS算法的結構圖

表1 8階直接型結構和16階2倍復用結構所用資源的對比

4 仿真實驗與結果

本仿真實驗是根據參考文獻［8］進行的，其測試框圖如圖9所示，其中模擬基站所發射的信號是中心頻率為506 MHz、帶寬為8 MHz、功率為20 dBm的OFDM信號，如圖10所示，接收天線分別接收來自基站的信號和回波，即圖9中的a和c，信號疊加后經過一系列處理模塊，最后從b端經發射天線發射出去。圖中的DDC、EC和DUC分別表示數字下變頻、回波抵消，即16階DLMS算法模塊和數字上變頻，這3個模塊都是在Altera公司的Stratix II中實現的。

圖9 全無線環境下ICS直放站系統測試框圖

當系統沒有加入直放站時，接收天線接收到的信號的頻譜圖如圖10所示。為了對比有、無回波抵消模塊時系統工作的情況，該設計采用先去掉EC模塊然后再加上該模塊的方式，此時發射天線所發射信號的頻譜如圖11所示。然后將加入了回波抵消模塊后，Signal Tap II所抓取的數據導入Matlab畫出信號的頻譜圖，其結果如圖12所示。回波抵消之前采樣數據的頻譜如圖13所示，回波抵消后采樣數據的頻譜如圖14所示。

由圖11可知，當直放站系統中沒有加EC模塊時，系統自激了;由圖12可知加入EC模塊后，系統正常工作。同時，由圖13和圖14可知，加了EC模塊的系統，不僅抑制了回波，還放大了所接收到的信號。

5 結論

本文根據數字直放站的需求，利用pipeline和systolic技術，提出了復數DLMS算法的實現框圖。同時為了節約資源，提出了2倍復用結構。由測試結果可知，數字直放站系統在加入DLMS算法模塊后，系統就能正常工作，即放大信號和抵消回波。

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