基于DDS和PLL技術的WCDMA信號源的設計及實現

胡宜雪，余勛林，江 鵬

(1.光纖通信技術與網絡國家重點實驗室武漢郵電科學研究院，湖北 武漢 430074;2.武漢虹信通信技術有限責任公司，湖北 武漢 430074)

隨著無線通信領域技術的發展，特別是頻率合成技術的廣泛應用，對信號源的頻帶寬度、信號源的信號質量和頻率變化速度等都提出了更高的要求。本文介紹了一種采用DDS(直接數字合成)芯片輸出信號作為PLL(鎖相環合成)參考信號來激勵PLL芯片產生WCDMA信號的系統，本系統能夠實現寬頻帶信號的輸出且能夠獲得具有高穩定度、高準確度、高頻率分辨力和頻率轉換時間短等性能的信號。本文的DDS芯片選用一種頻率、相位、幅度都可編程的AD9854芯片，鎖相環合成芯片選用ADI公司生產的ADF4360-1，方便鎖相環電路設計。

1 系統總體方案分析

該系統主要采用DDS芯片激勵系統電路中的PLL芯片產生WCDMA信號，其方案分析如下:

在系統方案中，一般信號源的本振發生電路都是采用鎖相環芯片+低通環路濾波+VCO的方式產生。這種方案的應用比較靈活，對于不同的信號頻率輸出，可以通過更換VCO進行輸出頻率的改變且此種方案相位噪聲較好［1］。但這種方案具有成本較高、整個系統電路面積較大、結構尺寸較大等缺點，不能滿足本文WCDMA信號源成本低及體積小等要求，故本系統從集成方案考慮。本文主要是采用Analog，National Semi，TI等公司推出的集成鎖相環芯片方案，這種方案的優點是鎖相環電路集成度高、體積小、成本低，滿足本文WCDMA信號源的成本低廉、體積小等要求。

另外，由于本系統為了滿足通信的要求希望信號的輸出頻率帶寬要盡可能寬，所以信號的頻率分辨力必須盡可能的小。但是目前PLL只可能做到頻率分辨力為100 kHz，10 kHz或者 1 kHz，而 DDS 則可以做到1 Hz以下;再者，本信號源由于為研發實驗和工程開通使用，所以要求輸出頻率要具有頻率準確度和頻率穩定度。由于輸出頻率的穩定性直接由參考頻率源的穩定性來決定［2］，因此要選用一個具有較高頻率分辨力高穩定輸出、低相位噪聲的參考頻率源。

最后，因為本系統設計的輸出信號要求具有頻率轉換時間短、頻率分辨力高等優點。而DDS和PLL都具有各自的性能特點，性能上的不足對它們的使用范圍進行了限制，因此采用DDS和PLL相結合的方法能夠彌補各自性能特點上的不足，得到相噪低、分辨力高、頻帶寬和雜散低的輸出信號。本文主要采用DDS輸出作為PLL電路參考頻率源，使PLL的輸出信號有較高的頻率分辨力，同時DDS產生的信號，PLL可以倍頻到工作的頻率范圍，系統實現簡單，系統的總體方案如圖1所示。

圖1 系統功能結構框圖

為了保證DDS輸出信號有高純度的頻譜，DDS輸出的信號在接入鎖相環電路前通過濾波器進一步平滑和濾掉外帶雜散信號，當環路鎖定后，DDS和PLL的分辨力以及系統的輸出［2］為

式中:Fout和FDDS-out分別為PLL和DDS的輸出信號頻率;fDDS-out為經過R分頻器后的PLL的頻率步進;FDDSW為DDS時鐘的工作頻率;NADF4360－1為ADF4360-1環路分頻比。B(13 bit)，A(5 bit)，R(14 bit)分別為 ADF4360-1 芯片內部可編程分頻計數器，在式(1)中，令NADF4360－1=BP+A，其中P為ADF4360-1預設的雙模計數器的值［3］。ΔFDDS為DDS的頻率分辨力，N為DDS中相位累加器的字長，ΔFPLL為鎖相環PLL的輸出信號的分辨力。

PLL參考信號的頻率能夠以較小的步進改變，選擇合適的帶寬PLL的輸出能夠以DDS分辨力的倍數倍頻到PLL的工作的頻率范圍內。在本系統中DDS的N(相位累加器的字長)為48，工作時鐘頻率設為100 MHz，DDS輸出的分辨力由公式(2)可得為3.6×10-7Hz，由此可以得到相同量級的PLL倍頻值。所以鎖相環輸出的信號能實現較高的頻率分辨力，由系統框圖可知PLL中VCO的輸出頻率即為系統產生的工作頻率。

2 WCDMA信號源的鎖相環的設計與實現

本信號源采用集成鎖相頻率合成芯片ADF4360-1設計鎖相環電路，本方案的優點是集成度高、體積小、成本低;缺點是相噪差一些，但滿足WCDMA直放站規范的要求，鎖相環電路的設計對整個系統的穩定性起著至關重要的作用。

2.1 環路濾波器電路設計

由于本信號源采用DDS輸出信號作為PLL電路的參考信號，所以要特別注意PLL的轉換時間與DDS的轉換時間的相互關系，只有當PLL的轉換時間小于DDS的轉換時間時，PLL電路才能正常工作。DDS輸出的頻率帶寬和掃頻周期決定了DDS的轉換時間，而鎖相環電路中經過R分頻后進入的鑒相器的頻率值決定了PLL的轉換時間［4］，根據式(1)可以計算出信號源相應的工作頻率;所以在本信號源PLL電路設計中為了實現比較快速的頻率轉換，要采用較高的鑒相頻率，從而保證DDS的頻率轉換速度能夠與PLL的頻率鎖定同步，保證系統能夠正常工作。

因此本信號源采用1 MHz的鑒相頻率，為了使鎖相環易于鎖定，環路帶寬不能太寬，故設計環路帶寬等于鑒相頻率的1/10，環路鎖定后，可以進一步對環路帶寬進行調整，同時為確保環路的穩定性，本系統的相位裕量設計為60°。

本鎖相環路電路采用的環路濾波器結構如圖2所示。采用ADI公司提供的專用設計與仿真工具軟件ADIsim-PLL來進行環路濾波器的設計。

圖2 環路濾波器

為了分析和評估本設計頻率合成器的相位噪聲好壞，采用ADISimPLL軟件對該方案的相位噪聲模擬仿真，仿真結果如圖3所示。這里給出頻率為2150 MHz，環路帶寬為100 kHz的相位噪聲仿真圖形，從圖中可以看出相位噪聲為-89 dBc/Hz@1 kHz，此方案滿足了設計目標的要求。

圖3 2160 MHz相位噪聲圖

2.2 WCDMA信號源鎖相電路設計與實現

根據該仿真結果設計的最終鎖相環電路如圖4所示。

圖4 鎖相環電路圖

圖1系統設計框圖中ADF4360-1和AD9854的工作電平為3.3 V，放大器和數控衰減器的供電為5 V，本設計電源電路采用LM7805和TPS76333兩芯片來分別輸出各芯片所需要的工作電壓。由于AD9854的控制字的寫入是由單片機的并行輸入實現的，而ADF4360-1則采用串口通信的方式寫入，單片機的輸出數據和地址以及控制信號都經過本電源電路電平轉換后輸入各芯片完成控制字的寫入，其電源電路如圖5所示。

圖5 系統供電電路

本電路設計中，為鎖相環路ADF4360-1提供精確參考頻率的參考頻率源設為13 MHz，由于本設計中ADF4360-1的PDF輸入頻率fDDS-out為1 MHz，由ADF4360-1器件資料，可計算出參考時鐘分頻R=13，N=2140，此時將Prescaler參數值設置為16，故計數器A=12，計數器B=133。本信號源頻率合成器本征信號輸出功率設為-6 dBm，核心電流設置為15 mA，故控制寄存器Control Latch初值設置為4FF928H，N寄存器初值設置為008532H;R寄存器初始化設置為000035H，如表1所示;另外，在程序中可以通過修改A和B的值來改變VCO的輸出頻率從而改變選頻中心頻率［5］。

表1 寄存器初始化值的設置

3 系統電路的實現及性能測試

為了滿足不同設備和實驗的需求，本信號源設計兼容撥碼開關和RS-485向ADF4360-1設置頻率功能，其設計思路如下。

撥碼開關設置信號源頻率:撥碼開關引腳和單片機I/O口相連，查詢I/O口狀態，并轉換成撥碼開關設置的頻率。同時當撥碼開關設置的頻率發生變化時，單片機將撥碼開關新設置的頻率與保存在單片機E2PROM中設置頻率相比較，若不同則同時改變E2PROM中的存儲的頻率，并相應采用串行方式向ADF4360-1寫入數據改變信號源中心頻率的輸出。

RS-485設置信號源頻率:按照RS-485協議對串口接收到的數據進行分析，設置信號源頻率等基本命令。當通過RS-485設置頻率時，通過RS-485協議對數據進行分析，對模塊進行查詢和命令，相應設置ADF4360-1的輸出。

其信號源軟件流程圖如圖6所示。

圖6 信號源軟件流程圖

為了進一步提高本信號源的實用價值，在鎖相環輸出頻率后可以通過HMC247芯片和RF增益模塊對信號的輸出功率進行可調，HMC247通過單片機和撥碼開關進行控制，調控范圍為0～31 dB。

在本設計中根據系統輸出頻率要求，設定ADF4360-1寄存器參數后，由公式(1)可以計算出鎖相環的輸出信號的中心頻率越為2150 MHz。在測試本系統輸出信號時，由于ADF4360-1要求輸入參考信號頻譜純度較高，因此AD9854為了提供精準的參考信號，先通過放大器放大信號然后經過LC帶通濾波器對信號進行提純。經PLL倍頻后產生的輸出頻率的相噪測試如圖7所示，最后測得相位噪聲為-99 dBc/Hz@1kHz(如圖7所示)達到了WCDMA信號的標準。

圖7 測試圖(截圖)

4 小結

本文介紹了一種采用DDS和PLL技術相結合，兼容RS485和撥碼開關進行頻率設置并能功率可調的WCDMA信號源的設計，給出了設計的關鍵參數、控制流程以及部分電路圖。由于ADF4360-1內部集成VCO、外部通過單片機I/O口寫入控制字，因此該信號源具有外圍電路簡單、調試方便、功耗和成本低等特點，可廣泛應用于工程人員開通現場測試，研發整機設備老化、溫升實驗，生產批量設備的老化實驗以及模塊的調試具有很高的實用價值。

［1］金鋼.鎖相環頻率合成方式的彩電數字調諧系統［J］.電視技術，1989，13(1):7-13.

［2］張厥盛，鄭繼禹.鎖相技術［M］.西安:西安電子科技大學出版社，1994.

［3］Analog Devices Inc.ADF4360-7 intergraded synthesizer and VCO［M］.Norwood:Analog Devices Inc.，2004.

［4］陳邦媛.射頻通信電路［M］.北京:科學出版社，2002.

［5］Analog Devices Inc.Evaluation board forADF4360-7 integrated VCO＆frequency synthesizer［M］.Norwood:Ana.1og Devices Inc.，2004.