基于IEEE 802.11a的OFDM基帶處理器的FPGA設計與實現

梁赫西，聞 輝，鄭朝霞

(1.湖北師范學院教育信息與技術學院，湖北 黃石 435002;2.華中科技大學電子科學與技術系，湖北 武漢 430074)

隨著計算機網絡與無線通信技術的高速發展，寬帶無線接入系統將成為通信領域發展的熱點。OFDM技術已成為未來寬帶無線接入系統的基本實現技術之一，其抗多徑衰落、消除符號間干擾和高頻帶利用率的優點被廣泛應用于數字音頻廣播(DAB)、數字視頻廣播(DVB)和 IEEE 802.11 無線局域網(WLAN)等領域［1－2］。IEEE 802.11a標準將OFDM技術作為WLAN調制解調的核心技術，工作頻率在5 GHz頻段，提供6～54 Mbit/s的數據速率。本文介紹了IEEE 802.11a基帶發射端的系統構架，重點分析了OFDM數字基帶發射端調制模塊的設計與硬件實現，經仿真綜合測試，設計完全滿足系統要求。

1 IEEE 802.11a基帶發射端系統構架

OFDM技術的核心思想是采用并行傳輸技術來降低各個子路上信號的傳輸速率，其將寬帶信道轉化為許多并行的正交子信道，從而大大降低符號速率，減少符號間的干擾，很好地對抗頻率選擇性衰落和窄帶干擾。IEEE 802.11a協議中建議采用64個子載波的OFDM技術，其中48個數據子載波、4個導頻子載波和12個保護子載波。OFDM數字基帶處理器發射端對MAC層發送過來的數據進行編碼(主要包括擾碼、卷積碼、交織及映射，其結構如圖1所示)，編碼后的數據進行調制(主要包括了FFT/IFFT、加CP、加窗，其結構如圖2所示)然后進入射頻前端進行發射。下文對發射端數據調制模塊進行了重點分析及FPGA實現。

圖1 數字基帶發射端編碼模塊框圖

圖2 數字基帶發射端調制模塊框圖

2 OFDM數字基帶調制模塊設計

2.1 基4 IFFT子模塊設計

對IFFT算法有

式(2)表明對X［k］取共軛，就可以通過FFT模塊來實現IFFT數據處理，同時實現了接收端FFT模塊與發射端IFFT模塊的復用。

2.1.1 FFT/IFFT 處理器總體結構

FFT/IFFT處理器整體框架如圖3所示，基4蝶形單元完成輸入的4路并行計算，FFT/IFFT處理器中存儲單元采用了雙乒乓結構，較好地滿足了OFDM系統數據流高速連續處理的要求［3］。

圖3 FFT/IFFT處理器整體結構

2.1.2 基4蝶形單元

基4蝶形單元的設計是整個處理器設計的關鍵，其處理速度直接決定了FFT/IFFT處理器的工作頻率。復數乘法在蝶形運算中耗費著較大的資源，通過對乘數進行擴展1位，在進行1次復數乘法運算時即可減少1次實數乘法運算，其代價僅為增加3次實數加減法運算。優化后的蝶形運算單元方案如圖4所示。本設計采用4級流水來減小關鍵路徑時延。蝶形單元的數據從RAM輸入需要1個時鐘周期;并行3個實數乘法需要1個時鐘周期;8次加減法運算完成后續數據處理需要1個時鐘周期;數據由蝶形單元輸出到RAM需要1個時鐘周期，整個蝶形單元處理時間為4個周期。采用流水線結構后，處理器的時鐘周期提升約1倍，達到了167 MHz。

圖4 蝶形單元結構框圖

2.1.3 無沖突并行地址設計［4］

FFT/IFFT運算中涉及大量的數據存儲，要保證計算的準確性，就要保證對存儲器正確、快速、高效地讀寫，4路并行數據處理結構需要保證每次讀取的1組數據分別存儲在不同的RAM中，否則在數據讀取時會產生地址沖突［5］。對64點基4－FFT數據存儲特點分析可知，三級迭代中每一級中并行讀取的4個操作數均不能同時存儲在同一塊RAM中，既節點間距為42，41和1的操作數總是同時被讀取，應存入不同的RAM中，如圖5所示。

圖5 無沖突地址存儲

上述存儲方案保證了數據的4路并行讀取。在硬件實現上也較為簡單，以FFT第一級迭代運算為例進行說明，可以用4個計數器對64點數據分4段計數，其行列地址產生如圖6所示，行地址由計數器每兩位求和產生，列地址可由計數器的高4位給出;其后二級迭代讀寫地址產生與第一級迭代類似，這里不再贅述。

圖6 無沖突并行存儲二維地址產生

2.2 插入循環前綴模塊設計

為了消除由于多徑傳播引起的信道間干擾(ICI)，需要對OFDM符號的保護間隔進行插入循環前綴(CP)處理，即將每個OFDM符號的后保護間隔長度時間內的樣值復制到OFDM符號前面形成前綴，其原理如圖7所示。由于通信實時系統要實現對連續數據流及突發數據流的處理，這里采用了乒乓操作來保證數據的連續處理。

圖7 插入循環前綴原理

2.3 加窗子模塊的設計

加窗子模塊主要是將連續無限長的信息進行分段處理，按照幀結構，每80個數據為1個OFDM符號，將其分為1組。對輸出信號波形進行整形，以減少高頻帶來的噪聲。其硬件實現如圖8所示。

圖8 加窗模塊

2.4 訓練序列生成子模塊的設計

訓練序列模塊主要由模80計數器、ROM、控制模塊組成，其硬件結構如圖9所示。根據訓練序列的規律和特點，這里首先把序列值存儲在ROM中，控制模塊接收到主狀態機的控制信號后，由計數器生成相應的讀寫地址信號來實現訓練序列的輸出。

圖9 訓練序列模塊

3 FPGA實現及測試分析

文中的OFDM數字基帶發射端調制模塊設計采用Verilg硬件語言描述，在Mentor公司的Modelsim仿真平臺上進行了RTL功能仿真及時序仿真，硬件上采用了Xilinx公司 Virtex－Ⅱxc22v1500芯片進行驗證，在 SMIC COMS 0.18 μm工藝下對設計的調制模塊進行綜合仿真。

調制模塊核心單元IFFT的仿真如圖10所示。調制模塊核心單元FFT的運算結果與MATLAB運算結果對比如圖11所示。系統硬件調試結果與MATLAB仿真結果進行對比，其結果顯示正確。調制模塊經綜合后功耗及資源占用情況如表1所示，系統運行時鐘頻率最高可達100 MHz，完成64點16位符號數復數IFFT運算只需要50個時鐘周期，調制單元核心面積為0.98 mm2，設計完全滿足了OFDM系統高速實時的要求。

表1 調制模塊面積及功耗

［1］LIN Y W，LIU H Y，LEE C Y.A 1/GSPs FFT－IFFT processor for UWB applications［J］.IEEE Journal of Solid－State Circuits，2005，40(8):1726－1735.

［2］耿束建，儲原林.DVB－C2 標準簡介［J］.電視技術，2010，34(3):7－8.

［3］張奇惠，鄧浩，趙海斌.全流水FFT處理器的VLSI設計與實現［J］.河南大學學報:自然科學版，2010(4):349－352.

［4］蔡夢，張科峰，鄒雪城，等.基于寄存器組的FFT處理器［J］.華中科技大學學報:自然科學版，2010(1):55－57.

［5］FOSTER M，TURNER A，SHARPING J，et al.Broad－band optical parameric gain on a silicon photonic chip［J］.Nature Photon，2006，441:960－963.