自適應(yīng)有限沖激響應(yīng)濾波器的FPGA實現(xiàn)

王 雷，李 靜

（1.解放軍92785部隊，秦皇島066200；2.北京航天科奧電子技術(shù)有限公司，北京100070）

0 引 言

自適應(yīng)濾波器一直是信號處理領(lǐng)域的研究熱點之一，并已經(jīng)被廣泛應(yīng)用于數(shù)字通信、回波消除、天線陣波束形成、信道均衡等領(lǐng)域［1］。自適應(yīng)濾波器是一種具有自我調(diào)整能力和跟蹤能力的現(xiàn)代濾波器，可根據(jù)被控制對象的時變性做出相應(yīng)的調(diào)整，滿足某種準(zhǔn)則的要求，從而實現(xiàn)最優(yōu)濾波。同時，現(xiàn)代數(shù)字信號處理更趨向于高速、實時的信號處理。它需要極高的數(shù)據(jù)吞吐量和巨大的實時計算量。FPGA有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務(wù)，相對于串行運(yùn)算的通用數(shù)字信號處理器（DSP）芯片，其并行性和可擴(kuò)展性更好，在實時性要求較高的場合更能滿足系統(tǒng)高速、實時的需要［2］。本文針對FPGA的特點設(shè)計了一種自適應(yīng)有限沖激響應(yīng)（FIR）濾波器的實現(xiàn)方法，并通過在Xilinx公司提供的ISE平臺上采用Verilog HDL編程［3］，利用 Modelsim 和 Matlab軟件對雙模式盲自適應(yīng)均衡濾波器［4］進(jìn)行仿真驗證。

1 FIR濾波器原理

FIR濾波器的基本結(jié)構(gòu)就像一個分節(jié)的延時線，將各節(jié)的輸出加權(quán)累加，得到濾波器輸出。其數(shù)學(xué)差分表達(dá)式為：

式中：xb［n］為在n時刻采樣信號x［n］的第b位。

將式（2）代入濾波器的輸出表達(dá)式（1），可得到：

假設(shè)濾波器的輸入信號x［n］為B＋1位補(bǔ)碼形式，即：

對于式（3）中乘積項xb［n］h［N－n］，當(dāng)xb［n］為1時，其值為h［N－n］；當(dāng)xb［n］為0時，其值為0。由此可知，對于式（4）每個括號中的子式，N 位向量 （xb［0］，xb［1］，…，xb［N －1］）有2N種情況，相應(yīng)地有2N種組合值。

對于傳統(tǒng)的固定系數(shù)的FIR濾波器，為了提高系統(tǒng)的運(yùn)行速度，有人提出了一種分布式算法［5］。分布式算法（DA）是一種以實現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)實現(xiàn)乘加運(yùn)算算法的不同之處在于：執(zhí)行部分積運(yùn)算的先后順序不同。

該算法事先構(gòu)造一個查找表，其中存儲了上式括號中所有可能的組合值，并通過所有輸入變量相對應(yīng)的組合向量 （xb［0］，…，xb［N－2］，xb［N－1］）對該表進(jìn)行尋址。DA算法的特點是巧妙地運(yùn)用查找表將固定系數(shù)的乘累加（MAC）運(yùn)算轉(zhuǎn)化為查表操作。但是，由于查找表在FPGA上實現(xiàn)需占據(jù)大量的邏輯資源，當(dāng)設(shè)計的系統(tǒng)較大時，需要采用更大容量的FPGA。同時，分布式算法一般應(yīng)用在傳統(tǒng)的系數(shù)固定的濾波器中，自適應(yīng)濾波器不象傳統(tǒng)的固定系數(shù)濾波器，它的抽頭系數(shù)是不斷向著最優(yōu)系數(shù)調(diào)整的，因此不可以將權(quán)系數(shù)的各種組合提前計算好并存儲起來。本文依據(jù)分布式算法，研究了一種可用于自適應(yīng)濾波器的FPGA實現(xiàn)方法。

2 自適應(yīng)FIR濾波器的FPGA實現(xiàn)

濾波器的實質(zhì)就是實現(xiàn)一個乘累加運(yùn)算，而濾波器的階數(shù)決定了乘累加運(yùn)算的次數(shù)。因此，濾波器的FPGA實現(xiàn)主要是利用一些乘法器和加法器。為了實現(xiàn)高速自適應(yīng)FIR濾波器的設(shè)計，可以采用Xilinx FPGA的硬核DSP48單元來實現(xiàn)乘加運(yùn)算。每個DSP48模塊含有一個18位×18位的有符號硬核乘法器，在乘法器后面級聯(lián)了具有3個輸入端口的硬核加法器及若干可選流水線寄存器。

雖然采用DSP48可以提高速度且占用較少Slice，但是在一些低端的FPGA 器件（如Spartan2E）中，其內(nèi)部無內(nèi)嵌的硬核乘法器DSP48。當(dāng)調(diào)用IP核實現(xiàn)乘法器時，其實現(xiàn)方法只能用LUT查找表結(jié)構(gòu)，因此有必要設(shè)計一種高效的自適應(yīng)濾波器FPGA實現(xiàn)方法［6］。

本文設(shè)定自適應(yīng)FIR濾波器的輸入數(shù)據(jù)位寬為8位，權(quán)系數(shù)（w0，w1，…，w6）位寬為24位，輸出數(shù)據(jù)位寬截取為8位，所有數(shù)據(jù)均是用二進(jìn)制補(bǔ)碼表示的有符號數(shù)。將自適應(yīng)FIR濾波器劃分為并／串轉(zhuǎn)換模塊、數(shù)據(jù)延遲模塊、權(quán)系數(shù)組合模塊和移位相加模塊，其結(jié)構(gòu)框圖如圖1所示。

圖1 自適應(yīng)FIR濾波器FPGA實現(xiàn)模塊框圖

數(shù)據(jù)延遲模塊——將輸入濾波器數(shù)據(jù)x［n］通過不同的觸發(fā)器組完成N階延時，產(chǎn)生與各個抽頭對應(yīng)的延時信號 （x［n］，x［n－1］，…，x［n－ N ＋1］）。

并／串轉(zhuǎn)換模塊——對經(jīng)過數(shù)據(jù)延遲模塊的各數(shù)據(jù)延時信號同時進(jìn)行從并行到串行的處理，為后續(xù)電路做準(zhǔn)備。該模塊輸出信號為各延時信號相對應(yīng)位組成的N 位向量 （xb［n］，xb［n－1］，…，xb［n－N＋1］）。對于一些復(fù)雜的自適應(yīng)均衡器系統(tǒng)，考慮FPGA內(nèi)部邏輯有限，本文設(shè)計的整個電路以串行方式工作，然而輸入數(shù)據(jù)是并行的，所以，必須將輸入數(shù)據(jù)進(jìn)行并／串轉(zhuǎn)換處理。若數(shù)據(jù)延遲模塊的并行輸入數(shù)據(jù)為B位，則該模塊要相繼輸出B組這樣的向量后，數(shù)據(jù)延遲模塊才能輸入一個數(shù)據(jù)。

因此，數(shù)據(jù)延遲模塊以信號速率采入B位數(shù)據(jù)（包括一個符號位），則并／串轉(zhuǎn)換模塊要以B×信號速率的時鐘頻率工作，這樣就需要實現(xiàn)倍頻。在處理高速信號時，該模塊就需要更高頻率的工作時鐘。工作頻率過高時，對于時序數(shù)字系統(tǒng)設(shè)計會出現(xiàn)不可預(yù)測的毛刺和干擾。因此在一些需要處理高速信號的場合，在FPGA資源足夠的情況下，可以采用并行方式來實現(xiàn)，而不再需要并／串轉(zhuǎn)換。

權(quán)系數(shù)組合模塊——根據(jù)并／串轉(zhuǎn)換模塊輸出的向量 （xb［n］，xb［n－1］，…，xb［n－N＋1］）完成相對應(yīng)的權(quán)系數(shù)相加組合。權(quán)系數(shù)組合模塊實際上是由多個用于存儲權(quán)系數(shù)的雙端口隨機(jī)處理器（DPRAM）和控制各DPRAM正確工作的控制模塊組成的，為了節(jié)省大量的邏輯資源，在設(shè)計中利用了Xilinx FPGA內(nèi)部的塊隨機(jī)處理器（RAM）。

自適應(yīng)均衡器系數(shù)更新模塊輸出的更新權(quán)系數(shù)后面加入了多個RAM來存儲權(quán)系數(shù)。對于7階FIR濾波器的7個24位權(quán)系數(shù)可有27種組合，這就需要24×27的RAM。為了減小RAM的存儲規(guī)模，在每2個權(quán)系數(shù)后面加入1個24×8的DPRAM。同時將RAM分成A、B 2個區(qū)，前4個存儲單元為A區(qū)，后4個存儲單元為B區(qū)。其功能框圖如圖2所示，以w0和w1后面的RAM0為例來說明其工作過程。

圖2 DPRAM功能框圖

在RAM0中，A、B 2個區(qū)的第1個存儲單元均存儲24bit 0，第2個存儲單元存w0，第3個存儲單元存w1，第4個存儲單元存入w0與w1的和值。另外通過一個state信號來決定A、B區(qū)的讀和寫操作。當(dāng)state＝0時，A區(qū)進(jìn)行寫操作，同時RAM的A端口寫地址最高位為0；B區(qū)進(jìn)行讀操作，同時RAM的B端口讀地址最高位為1。當(dāng)state＝1時，A區(qū)進(jìn)行讀操作，且B端口讀地址最高位變?yōu)?；B區(qū)進(jìn)行寫操作，且A端口寫地址的最高位變?yōu)?。通過state信號控制讀寫操作在A、B區(qū)交替進(jìn)行，類似于乒乓操作。RAM0的3位讀地址是由state信號和權(quán)系數(shù)組合模塊輸入信號 （xb［n］，xb［n－1］，…，xb［n－ N ＋1］）中 相 鄰 的 2 位 （xb［n］，xb［n－1］）來 共 同 決 定 的。 其 中 （xb［n］，xb［n －1］）與w0和w1的4種組合值的對應(yīng)關(guān)系及相對應(yīng)的RAM讀地址如表1所示。對于RAM0的寫操作，只需要保證在8個時鐘周期內(nèi)（本中濾波器輸入信號為8位）將同一時刻的w0，w1和w0＋w1寫入RAM0的對應(yīng)存儲單元即可。

表1 （xb［n］，xb［n－1］）與w0 和w1 的4種組合值及讀地址的對應(yīng)關(guān)系

所有DPRAM讀出的數(shù)據(jù)再經(jīng)過相加就得到與濾波器輸入數(shù)據(jù)中的1位（xb［n］）相對應(yīng)的一種權(quán)系數(shù)的組合值。在經(jīng)過B次循環(huán)后，就得到了與濾波器輸入數(shù)據(jù)所有位 （xB－1［n］，xB－2，…，x0［n］）對應(yīng)的權(quán)系數(shù)組合值。

移位相加模塊——將系數(shù)組合模塊輸出的B個權(quán)系數(shù)組合值經(jīng)過相應(yīng)的二次冪加權(quán)后再相加得到最后的濾波器輸出結(jié)果yn。在該模塊中，要對權(quán)系數(shù)組合模塊輸出的值進(jìn)行二次冪加權(quán)處理，其通過左移位運(yùn)算完成。為了提高系統(tǒng)運(yùn)行速度，B個數(shù)值的相加不采用傳統(tǒng)的累加器，而采用加法樹的形式實現(xiàn)。這樣可以將移位運(yùn)算分解成多層次的移位，進(jìn)而可減小加法器的位數(shù)，起到節(jié)省FPGA資源的作用。對于B位的濾波器輸入信號，當(dāng)b＜B－1做加法運(yùn)算，當(dāng)b＝B－1時做減法運(yùn)算。因此，經(jīng)B－2次加法和1次減法，就完成了對yn的計算。

此外，為了提高整個自適應(yīng)FIR濾波器模塊的運(yùn)行速度，在該模塊中引入流水線技術(shù)。流水線技術(shù)為高速數(shù)字系統(tǒng)的實現(xiàn)提供了一種非常經(jīng)濟(jì)有效的方法。該技術(shù)將一個完整的操作分為若干子操作，這些子操作可以在時間上同時進(jìn)行而互不干擾。流水線技術(shù)的引入可以在不增加或盡可能少增加硬件資源的條件下，實現(xiàn)高速信號處理。

3 自適應(yīng)FIR濾波器FPGA仿真實現(xiàn)

為了驗證本文方法的正確性，結(jié)合雙模式（修正恒模算法（MCMA）＋判別算法（DD））自適應(yīng)盲均算法構(gòu)造的自適應(yīng)濾波器，設(shè)定輸入自適應(yīng)濾波器的信號為通過信道模型h＝［0.763 1－j0.505 4，0.256 7＋j0.271 4，－0.134 3－j0.016，0.059 2－j0.006，－0.026 7＋j0.004 8，0.009 8＋j0.001 5］［7］，并加入白噪聲的16位正交調(diào)制（QAM）信號，濾波器的抽頭數(shù)為7，F(xiàn)PGA的時鐘周期為50MHz，分別應(yīng)用Matlab和FPGA進(jìn)行仿真。FPGA采用Xilinx公司的Virtex4中的Xc4vlx25芯片，在ISE9.1i的FPGA集成開發(fā)環(huán)境下使用硬件描述語言Verilog HDL進(jìn)行設(shè)計，并且使用Modelsim SE 6.2b軟件進(jìn)行系統(tǒng)仿真，可以得到自適應(yīng)均衡濾波器均衡后系統(tǒng)的均方誤差效果圖，如圖3所示。

圖3 雙模式盲均衡器系統(tǒng)功能仿真圖

由圖3所示的仿真結(jié)果可以看出，圖3（a）的Matlab仿真圖和圖3（b）的Modelsim仿真結(jié)果基本一致，因此，可以證明上面設(shè)計的自適應(yīng)FIR濾波器的實現(xiàn)方法是可行的。整個程序是在ISE9.1i平臺上實現(xiàn)的，設(shè)計中自適應(yīng)FIR濾波器信號輸入是8位，權(quán)系數(shù)為24位，輸出也為8位，整個程序綜合于Xilinx公司的virtex4系列Xc4vlx25芯片上，其中上述雙模式均衡器中的FIR濾波器采用了并行結(jié)構(gòu)，其使用資源為：3 195個Slices，占29%，3 248個4輸入LUT，占15%，32個RAMB16s，占44%，其時鐘頻率可達(dá)到316.811MHz。若要考慮節(jié)省資源，可采用串行結(jié)構(gòu)實現(xiàn)，其使用資源為：581個Slices，占5%，642個4輸入LUT，占2%，1個RAMB16s，占1%，時鐘頻率可達(dá)到212.316MHz。

4 結(jié)束語

本文研究了一種自適應(yīng)有限脈沖響應(yīng)濾波器的FPGA實現(xiàn)方法。該方法將原來的乘累加運(yùn)算轉(zhuǎn)化為只有加法和移位運(yùn)算，相應(yīng)的FPGA實現(xiàn)也由傳統(tǒng)的乘法器（DSP48）和加法器轉(zhuǎn)變?yōu)榧臃ㄆ骱虳PRAM，可以節(jié)省FPGA中的硬核乘法器。該方法用FPGA內(nèi)部的塊RAM來存儲權(quán)系數(shù)輔助完成乘累加運(yùn)算，由于塊RAM不占用內(nèi)部邏輯資源，所以相對于查找表該方法可以節(jié)省大量的邏輯資源。另外，在移位相加時通過將移位分為多層移位減小了加法器的位數(shù)，同時結(jié)合使用流水線技術(shù)，保證了系統(tǒng)運(yùn)行的速度，最后通過Modelsim仿真和Matlab仿真結(jié)果比較驗證了該設(shè)計方法是可行的。

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