基于FPGA的高速AD轉(zhuǎn)換

賀秋實，郝國法，錢 龍

（武漢科技大學(xué) 信息科學(xué)與工程學(xué)院，湖北 武漢430081）

當(dāng)前實時測距技術(shù)有超聲波測距、激光測距、雷達(dá)測距等。在原理上以上幾種測距方式類似，但毫米波雷達(dá)測距克服了其他幾種探測方式在運(yùn)用中的一些缺點。毫米波雷達(dá)有穩(wěn)定的探測性能，與光學(xué)相比，它不易受對象物表面形狀和顏色的影響，而與超聲波、紅外線相比，它不受大氣紊流的影響，且受雨、霧、雪、陽光、灰塵等的干擾小[1]。雷達(dá)接收到的信號為一調(diào)頻連續(xù)波信號，而隨著數(shù)字化的發(fā)展，在檢測、控制等領(lǐng)域，越來越多的模擬信號需要轉(zhuǎn)換成數(shù)字信號進(jìn)行處理。AD轉(zhuǎn)換即是將輸入的模擬信號以二進(jìn)制數(shù)字輸出的過程，根據(jù)香農(nóng)（Shannon）定理：如果隨時間變化的模擬信號的最高頻率為ωmax，只要按照采樣頻率ωs≥2ωmax進(jìn)行采樣，那么取出的樣品系列（f1*（t），f2*（t），…）就足以代表（或恢復(fù)）f（t）。 其主要包括采樣、保持、量化和編程 4個過程[2]。

對應(yīng)特定的應(yīng)用，AD轉(zhuǎn)換要求不同，在高頻雷達(dá)設(shè)計中，要求AD轉(zhuǎn)換有較高的轉(zhuǎn)換速度，才能實時測距；而最終雷達(dá)測距的精度，與AD轉(zhuǎn)換、FFT的位數(shù)有直接關(guān)系[3]。一些自帶AD的單片機(jī)不僅數(shù)據(jù)處理速度慢，且AD位數(shù)也達(dá)不到要求，故本設(shè)計采用基于FPGA平臺，利用ADS7890實現(xiàn)快速、高精度的模數(shù)轉(zhuǎn)換。

1 系統(tǒng)硬件電路

系統(tǒng)主要總體結(jié)構(gòu)如圖1所示。

該系統(tǒng)采用ALTERA公司的芯片EP2C35F672C6為控制核心，對ADS7890進(jìn)行控制及轉(zhuǎn)換結(jié)果數(shù)據(jù)處理。雷達(dá)測距可采用雷達(dá)IVS-167，它是Innosent公司推出的一款I(lǐng)VS（Innosent VCO stereo）系列的K-波段帶VCO的雷達(dá)收發(fā)器。由于采用平面微帶天線結(jié)構(gòu)，且收發(fā)天線合一，使得其外形十分小巧，在工作中不僅節(jié)能省電，而且非常易于集成于各種電路，也易于在安裝環(huán)境中構(gòu)建模塊保護(hù)設(shè)施。

在本設(shè)計中，以雷達(dá)接收信號為模擬信號輸入，通過功放電路使輸入信號達(dá)到AD轉(zhuǎn)換芯片要求，再利用FPGA產(chǎn)生時序控制ADS7890串行發(fā)送數(shù)字信號的開始、結(jié)束，并對接收到的數(shù)據(jù)處理后通過led顯示結(jié)果。

圖1 系統(tǒng)硬件結(jié)構(gòu)圖Fig.1 Structure diagram of the hardware system

1.1 芯片ADS7890

ADS7890是一種高位快速AD轉(zhuǎn)換芯片，包含2.5 V內(nèi)部參考電壓的模擬14位串行AD轉(zhuǎn)換器，其最高采樣率為1.25 MSPS，具有48個引腳，可作為SPI或DSP接口。芯片中含省電設(shè)備，當(dāng)轉(zhuǎn)換速度較低時進(jìn)入省電模式。芯片可應(yīng)用于光電傳感器、電機(jī)電流/電壓傳感器、醫(yī)療檢測儀器、高速數(shù)據(jù)采集系統(tǒng)等。

ADS7890的基本外圍電路如圖2所示。模擬地與數(shù)字地分開。FS、SCLK、SDO 5 個引腳與控制芯片相連。

圖2 ADS7890的基本外圍電路Fig.2 Basic peripheral circuits of ADS7890

1.2FPGA簡介

FPGA（現(xiàn)場可編程門陣列）作為可編程邏輯器件，是在PAL等邏輯器件的基礎(chǔ)上發(fā)展而來，其規(guī)模比較大，可以代替幾百塊通用IC芯片[4]。它的結(jié)構(gòu)主要由3部分組成：一個二維的邏輯塊陣列，構(gòu)成了其邏輯組成核心；輸入/輸出塊；連接邏輯塊的互連資源。隨著超大規(guī)模集成電路工藝的不斷提高，F(xiàn)PGA的規(guī)模也越來越大，它的單片邏輯門數(shù)已可達(dá)上百萬門，功能也不斷增強(qiáng)。用戶可以在其基礎(chǔ)上簡單快捷的完成設(shè)計[5]。本設(shè)計采用芯片EP2C35F672C6。

使用FPGA設(shè)計數(shù)字系統(tǒng)電路主要有如下特點：

1）設(shè)計靈活 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。

2）集成度高 一片F(xiàn)PGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。

3）工作速度快 FPGA的設(shè)計思想是并行的設(shè)計思想，而不是順序執(zhí)行的軟件思想，這樣在設(shè)計上就大大提高了系統(tǒng)的工作速度。

4）降低成本 隨著FPGA的工藝發(fā)展，F(xiàn)PGA已經(jīng)克服自身價位高的缺點[6]，具有較高的性價比。

2 系統(tǒng)軟件設(shè)計

FPGA的基本控制時序圖如圖3所示。FS位為數(shù)據(jù)幀格式調(diào)節(jié)，其為高時為SPI模式，置低時為DSP模式，此設(shè)計用于SPI，將FS置高。CS下降沿觸發(fā)ADS7890發(fā)送數(shù)據(jù)，在SCLK上升沿發(fā)送一位數(shù)據(jù)，14個脈沖對應(yīng)AD轉(zhuǎn)換的14位結(jié)果，之后用1、2個SCLK周期作為延時，以保證AD結(jié)果正確性。設(shè)置一位BUSY作為忙標(biāo)志，置高后不接受數(shù)據(jù)。設(shè)置一復(fù)位位RESRT。SDO為數(shù)據(jù)傳輸位。

圖3 控制時序圖Fig.3 Sequence diagram

編程設(shè)計采用VHDL語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似于一般的計算機(jī)高級語言[7]。一個完整的VHDL語言程序通常含有5個部分：實體（Entity）、結(jié)構(gòu)體（ArcbAtecture）、配置（Configuration）、程序包（Package）和庫（Library）。

源程序中的結(jié)構(gòu)體定義如下。注意ADS7890的輸入對應(yīng)的是EP2C35F672C6的輸出。

3 結(jié) 論

隨著數(shù)字化的發(fā)展，AD轉(zhuǎn)換在各個領(lǐng)域得到了充分的應(yīng)用，而對其的要求也越來越高。本設(shè)計采用高集成度的FPGA為硬件平臺，實現(xiàn)對高分辨率模數(shù)轉(zhuǎn)換芯片ADS7890的控制應(yīng)用，經(jīng)實際檢驗具有較高轉(zhuǎn)換精度，對快速變化的輸入信號具有反應(yīng)靈敏，系統(tǒng)測試準(zhǔn)確、穩(wěn)定可靠。

[1]Uwe Meyer-Baese.數(shù)字信號處理的FPGA實現(xiàn)[M].北京：清華大學(xué)出版社，2003.

[2]潘松，黃繼業(yè).EDA技術(shù)實用教程[M].北京：科學(xué)出版社，2002.

[3]Sjoholm S，Lindh L.VHDL設(shè)計電子線路[M].薛宏熙，譯.北京：清華大學(xué)出版社，2000.

[4]包明，趙明富，陳渝光.EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計[M].北京：北京航空航天大學(xué)出版社，2002.

[5]滬生電子.FPGA/CPLD入門教程 [EB/OL].（2005-06-15）.http：//www.husoon.com/kits/hs102/hsjc/hsjc.htm.

[6]張竺君.基于FPGA的可變點FFT處理器的設(shè)計與實現(xiàn)[D].南京：南京理工大學(xué)，2009.

[7]丁智泉，紅雨.快速浮點FFT處理器的FPGA實現(xiàn)[J].四川理工學(xué)院學(xué)報，2006（19）：60-63.

DING Zhi-quan，HONG Yu.Realization of fast floating-point FFT processor on FPGA[J].Sichuan Institute of Technology，2006（19）：60-63.