CMOS模擬集成電路版圖設計

解 放，羅 闖

(中國電子科技集團公司第四十七研究所，沈陽110032)

1 引言

現代CMOS工藝所實現的系統越來越復雜，工作速度越來越快，且工作電壓越來越低。雖然縮小器件的尺寸節省了芯片面積，降低了功耗，提高了本征速度，但由此引入的不同模塊間的串擾以及版圖設計中的非理想性，嚴重限制了系統的工作速度和精度，所以版圖設計是模擬電路設計的一個重要方面。

建立模擬電路版圖單元，有兩個原則:使芯片面積減至最小和將寄生器件對電路性能的影響降至最低。文中主要介紹模擬電路版圖布局中叉指晶體管、對稱性等，簡要說明電阻、電容的版圖實現，以及互連線的實現。

2 采用折疊方法的CMOS單元電路

在實際的MOS電路中有寄生電阻和電容。這類寄生參數主要由柵極形狀決定。由于柵極的面積由電路設計所決定，因此建立版圖單元不可能減小器件的柵電容，但是可通過調整器件的集合形狀以減小另一些寄生電容，如:pn結電容。對于模擬集成電路，由于節點電容的大小對電路的動態性能有很大影響，因此采用并聯晶體管結構后，MOS管在同樣寬長比的情況下，由于采用了共用源漏區的結構，大大減小了源漏區的總面積，因此減小了節點電容，同時減小了MOS器件的源極和漏極的PN結電容，有利于改善電路的動態特性。

圖1 折疊結構減小漏源pn結電容

根據經驗，采用折疊柵極的MOS管，每一個指狀晶體管寬度的選取要保證該晶體管的柵電阻小于其跨導的倒數。在低噪聲應用中，柵的阻值應是1/gm的1/5到1/10。并聯MOS管的個數也就是叉指個數，由器件的溝道寬度W和每個叉指所對應的小尺寸MOS管的溝道寬度決定。小尺寸MOS管的寬長比除了要考慮單個器件的性能優化外，還必須考慮全部并聯器件所占用的面積以及版圖平面布局的要求和工藝離散性的影響。

當采用叉指結構時，不同叉指數對電路的性能影響不同，下面以3叉指和4叉指器件結構為例說明奇偶數個叉指的異同點。如圖2所示。

圖2 叉指結構的MOS晶體管

奇數叉指的器件結構，源漏區個數相等面積相等，即具有相同的源極電容和漏極電容。對于偶數叉指的器件結構，源漏區個數是不相等的，兩者之間相差一個有源區。所以源極與漏極的總面積不相同，則對應的電容也不相同，在版圖設計時就必須考慮哪一極對電容比較敏感，進而減小相應極的面積，面積越小電容越小。

由以上分析可知，在設計叉指晶體管時，一般應盡可能采用奇數叉指。

采用以上方法把一個晶體管分成了多個并聯指狀晶體管，雖然具有減小柵電阻的優點，但明顯增大了源漏區的周邊電容。對于奇數個折疊時(叉指數為N)，源漏區周邊電容:

E為漏區長度，W為寬度變量，Cjsw為單位長度側壁電容。

由上式發現:若MOS管的W一定，要使源漏區周邊分布電容Cp減小，就必須使 N、E遠小于 W值。但實際中，有時這種原則會和降低柵噪聲比等矛盾，需要根據實際應用采用相應的方法。

3 MOS管的誤差和失配

由于所采用的工藝與材料特性和寄生效應等方面的原因，完全相同的器件在制作完成后電特性并不完全相同。因此，在個體器件和匹配器件的版圖設計中必須充分考慮失配和誤差的問題，通過版圖設計避免或減小失配和誤差。

以圖3(a)中的差分對為例，圖3(b)采用了不同方向的兩個MOS管，容易由離子注入各項異性的幾何失真造成失配。圖3(d)所示的版圖采用的是共源結構，當存在注入傾角產生的陰影時，一個位于漏區，一個位于源區，使兩個MOS管失配。圖3(c)則對稱性較好。

圖3 MOS差分對的電路圖和版圖布局形式

在實際版圖中，通常也會用圖3(d)，在兩邊加上虛擬管，以增強對稱性。如圖4所示。

圖4 增加虛擬管以提高對稱性

在CMOS模擬電路中走線的方向也很重要，如圖5(a)所示，M1旁有一條無關的金屬線通過，這會降低對稱性，引起M1和M2之間更大的失配，為了減小這種環境的影響，可在M2旁對稱性的放置一條相同的金屬線(甚至可以懸空)，如圖5(b)所示。

為了避免MOS管同方向的失配效應，如圖6所示，可以采取交叉互補的原則，將每個MOS管拆成偶數個MOS管，然后交叉放置，實現“同心布局”。這樣就可以實現M1和M2之間的匹配。但考慮到引線因素，布線會更復雜，布線對稱性的難度也會更大，因此只有在高精度的運放輸入端才會采用這種 形式。

圖5 保持對稱軸兩邊相同環境

圖6 同心布局版圖

4 電阻匹配與電容匹配

多晶電阻的匹配度是幾何尺寸的函數。針對MOS器件版圖設計的大多數規則也適用于電阻。長寬比例嚴格定義的電阻必須由相同的單位電阻通過串聯或并聯構成(具有相同走向)。采用比例電阻的結構進行設計時，電路的電特性主要與比例精度有關，而與單個電阻的絕對值精度呈弱函數關系。在版圖設計上，這些比例電阻常采用矩陣連接結構，以減小比例誤差。

對于精度高的電路，電容器的版圖必須遵循以上針對晶體管和電阻所提出的原則。電容的誤差主要來自面積誤差和介質層厚度誤差。所以與比例電阻類似，當每個小電容因工藝產生誤差后，電容的比例仍能保持不變。

5 消除耦合的布線設計

信號線之間的電容可以形成耦合效應。以下兩種情況會有電容形成:

(1)兩信號線在不同層交疊，形成交疊電容。

(2)兩信號線在同層平行臨近，形成平行電容。

可以采用減小導體間交疊面積、并行長度的方法來減小交疊電容和平行電容;還可以在兩平行導體之間加一個接地或固定電位的導體來屏蔽其間的串擾。

電源線上的電阻效應也會造成耦合，使電壓不穩、形成噪聲，可盡量縮短或加寬電源線以減小電阻。

6 結束語

以上對CMOS模擬電路版圖設計中應注意的問題做出了簡要介紹。在實際電路設計中仍有許多細節需要注意，包括建庫、參數化設計等。設計人員根據具體情況綜合考慮各種因素，以達到電路的優化。

［1］ Dan Clein.CMOS IC LAYOUT concepts、methodologies and tools technical contributor［M］.gregg schimokura，2000.

［2］ 李玉山，來新泉.電子系統集成設計技術［M］.北京:電子工業出版社，2002.

［3］ 吳建輝.CMOS模擬集成電路分析與設計［M］.北京:電子工業出版社，2004.