垂直集成——延長摩爾定律的有效途徑

童志義，趙 璋

(中國電子科技集團公司第四十五研究所，北京 101601)

摩爾定律一直是驅動半導體發展的金科玉 律，半個世紀以來，半導體的發展始終徘徊在這條定律左右。不過，摩爾定律始終是個有著物理極限的構想，而隨著技術不斷前行，這個極限已經在人們觸手可及的不遠處。

當大部份芯片廠商都感覺到遵循摩爾定律之途愈來愈難以為繼時，3DIC成為了該產業尋求持續發展的出路之一。然而，整個半導體產業目前也仍在為這種必須跨越設備、制程、設計端并加以整合的技術類別思考適合的解決方案。

隨著目前平面化的芯片開始出現多層式結構，半導體制造的基礎將在未來幾年發生轉變。在全球主要的半導體工程領域花費近十年的時間致力于使得這種結構實現可制造化之后，立體的三維芯片(3DIC)的商用化可望在近期開始。

3DIC猶如一幢晶片大樓，如何在既有地基向上搭建與接合仍有許多難題。因此，只有IC設計、晶圓代工及封測廠之間須通力合作，才能確保各個生產環節順遂無誤。

將處理器、邏輯與記憶體等異質晶片以立體堆疊形式做結合的3DIC，具有整合度高的優勢，可大幅推升運算效能，并降低耗電量及印刷電路板(PCB)占位空間，因而成為產業競相布局的新市場。然而，其設計復雜度卻遠高于傳統晶片，無論是技術及成本的挑戰皆多如繁星；其中，最大的問題在于如何接合不同類型的晶片，以及晶圓磨薄后如何精確穿孔和對位，方能打造出有效運作的立體堆疊晶片。

目前包括英特爾(Intel)、高通(Qualcomm)、博通(Broadcom)、三星(Samsung)及爾必達(Elpida)等全球十八家晶片大廠，以及掌握晶片最后一道封裝關卡的日月光均著眼于異質晶片接合標準對推動3DIC的重要性，已組成JEDECJC11.2標準委員會，快馬加鞭地推動邏輯與記憶體晶片接合的介面標準——WideI/OMemoryBus，并可望于年底塵埃落定。如此一來，除能透過標準的依循與協助，加快廠商開發時程，促使3DIC盡早展開量產之外，并可進一步以量制價，一并解決目前3DIC生產成本居高不下的問題。

早期獲得3D封裝的途徑主要是通過先進基板技術來實現的。第一種形式是在多層基板內或多層布線介質中埋置電阻、電容、芯片，基板表面貼裝各類片式元器件，這又被稱為埋置型3D結構；第二種形式是使用硅集成電路圓片作為基板，在其上進行多層布線，在最上層再貼裝片式元件，稱之為有源基板型3D結構；第三種形式是在2D的基礎上將每一層的封裝上下面疊裝起來，稱之為疊裝型3D結構。

硅通孔（TSV）是三維集成電路（3D IC）的一種主流技術。它是一種系統級架構的新方法，內部含有多個平面器件層的疊層，并經由TSV在垂直方向實現相互連接。采用這種方式可以大幅縮小芯片尺寸，提高芯片的晶體管密度，改善層間電氣互聯性能，提升芯片運行速度，降低芯片的功耗、設計難度和成本。

目前的3D IC集成被描述為一種系統級架構，內部含有多個平面器件層的疊層，并經由TSV在z方向相互連接。最先的3D應用將會是CMOS圖像傳感器（CIS），接著是DRAM、邏輯電路上存儲器。伴隨這一過程，TSV尺寸將不斷變小，而硅層厚度也將不斷變薄。今天，3D集成被定義為一種系統級集成結構，在這一結構中，多層平面器件被堆疊起來，并經由穿透硅通孔(TSV)在z方向連接起來(見圖1)。

圖1 采用STV互連的晶圓級疊層

為制造這樣的疊層結構，已經開發了很多工藝，其關鍵技術主要有：

(1)TSV制作：z軸互連是穿透襯底（硅或者其他半導體材料）而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數據獲取帶寬；

(2)層減薄技術：初步應用需減薄到大約75～50 μm，而在將來需減薄到約 25～1 μm；

(3)對準和鍵合技術：或者芯片與晶圓（D2W）之間，或者晶圓與晶圓（W2W）之間。

通過插入TSV、減薄和鍵合，3D IC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經由IDM或晶圓廠獲得，而鍵合可以由IDM實現，也可以在封裝操作中由外部的半導體組裝和測試提供商（OSATS）實現，但這有可能在技術成熟時發生變化。

2011年所發布最令人驚喜的3DIC消息來自于IBM公司。該公司最近透露已經秘密地大規模生產可用于大量消費電子設備的成熟3DIC，不過使用的仍是低密度的TSV技術。由于累積了相當的技術經驗，IBM聲稱目前已掌握了3D的其它工程障礙，并預計能在2012年時克服這些挑戰。

3D集成是指將多層平面器件堆疊起來，并通過穿透硅的Z方向通孔實現互連的系統級集成方案。當前，3DIC制造技術的發展正在沿著兩大主線向垂直集成拓展。

第一條主線是“超越摩爾”（More than Moore），以技術多元化為研發重點，在一個系統封裝內整合不同類型的技術，即通過TSV互連實現的3D集成技術。這條主線還包括克服技術挑戰，例如，在系統封裝內的裸片間連接、測試和熱管理。此外，未來的制程研發計劃還包括我們稱之為“增值衍生技術”，例如，模擬器件、影像芯片、嵌入式非遺失性存儲器、智能功率、量子技術和我們取得巨大成功的MEMS技術。

圖2 堆疊芯片

第二條主線是“跟隨摩爾定律”，我們稱之為“更摩爾”（More Moore）。在晶圓上集成更小的晶體管，降低臨界尺寸。在實現28 nm節點后，隨后就是采用3D晶體管技術的20 nm和14 nm節點。

1 3D-TSV技術

三維集成封裝的一般優勢包括：采用不同的技術（如 CMOS、MEMS、SiGe、GaAs等）實現器件集成，即“混合集成”，通常采用較短的垂直互連取代很長的二維互連，從而降低了系統寄生效應和功耗。因此，三維系統集成技術在性能、功能和形狀因素等方面都具有較大的優勢。最新的3D疊層芯片技術采用FC互連或直接穿過有源電路的多層互連結構，從而能顯著提高系統性能。目前正由二維向三維封裝技術過渡，包括通過硅通孔（TSV）技術的晶圓級，或者芯片級的堆疊式封裝。即便芯片和封裝級堆疊技術才剛開始幾年，但從制造工藝角度，PoP堆疊式芯片或者TSV等己成為二維封裝向三維封裝技術過渡的主流形式。

采用硅通孔TSV技術的3D集成方法能提高器件的數據交換速度、減少功耗以及提高輸入/輸出端密度等方面的性能。存儲器件的制造商采用同系列芯片的TSV集成技術來生產芯片堆疊型的動態隨機存儲器件（DRAM），可提高單位電路板面積/體積上的器件存儲容量。這種方法能減少存儲器芯片和處理器芯片間信號傳輸的延遲并能增加帶寬。對不同系列芯片進行集成的主要應用是移動設備中的圖像傳感器和通信芯片。采用TSV技術也可以提高器件的良率，因為大尺寸芯片可以分割為幾個功能模塊的芯片（小尺寸芯片具有更高的器件良率），再將它們進行相互堆疊的垂直集成（見圖2），或者將它們在同一插入中介層上進行彼此相鄰的平面集成（見圖3）。

圖3 硅通孔互連

最近，有兩家公司同時發布了在芯片封裝方面的革命性突破：一個是意法半導體宣布將硅通孔技術(TSV)引入MEMS芯片量產，在意法半導體的多片MEMS產品(如智能傳感器、多軸慣性模塊)內，硅通孔技術以垂直短線方式取代傳統的芯片互連線方法(無需引線鍵合)，在尺寸更小的產品內實現更高的集成度和性能。另一個則是賽靈思宣布通過堆疊硅片互聯(SSI)技術，將4個不同FPGA芯片在無源硅中介層上并排互聯，結合TSV技術與微凸塊工藝，構建了相當于容量達2000萬門ASIC的可編程邏輯器件。雖然同樣是基于TSV技術，前一種垂直堆疊業界稱為3D封裝；后一種互聯堆疊稱為2.5D封裝。這兩種不同TSV封裝技術的成功量產商用，將會帶來一種新的游戲規劃——在摩爾定律越來越難走、新的半導體工藝邁向2x nm越來越昂貴的今天，封裝上的革命已是一種最好的超越對手的方式。

1.1 硅通孔TSV方案

許多方法都可以實現硅通孔TSV集成工藝。最為簡單的一種方法是采用一個硅中介層（如圖3所示），在該中介層上先刻蝕出通孔并用金屬（通常是用金屬銅）進行填充。這種中介層也可以具有鑲嵌工藝形成的多層互連結構，用來對彼此相鄰放置的芯片形成電互連。采用中介層的方法使得終端產品設計者能迅速地把兩個芯片集成在一起，而無需在單個芯片上制作TSV。迄今為止，TSV的發展主要集中在了中通孔(via-middle)方式和后通孔(via-last)這兩種方式上，這兩種方式都是在有源芯片上制作形成TSV。在中通孔方案中，它是在金半接觸/晶體管形成以后，但是在后端工序（BEOL）之前，在晶圓上刻蝕制作出TSV。在后通孔方案中，它是在后端工藝（BEOL）之后，再在減薄晶圓的背面刻蝕制作出TSV。

1.2 異質集成

3D架構從包含 DSP、SRAM、DRAM 等具體功能芯片的圓片開始的。這些圓片經由減薄、對準并垂直連接（芯片對圓片或者圓片對圓片）在一起，成為一個具有整體功能的器件。由于可以集成互不兼容的工藝，3D概念在性能、功能和尺寸上具有巨大優勢。在一些分支領域，這被稱為“異質集成”，圖4為這一概念的示意圖。其他還可以添加的器件包括疊層的天線、傳感器、電源管理和能量存儲器件等。

圖4 用于異質集成的3D疊層方案，描述了相互不兼容技術間的集成。（來源：Zycube）

2 3D晶體管技術

3D晶體管技術，實際上是將傳統的晶體管二維的平面結構變成三維立體結構，實現了半導體工藝技術中又一次重大的革命。它是由英特爾于2011年5月4日成功開發的世界首個名叫Tri-Gate的3D晶體管。

英特爾稱為Tri-Gate的3D晶體管，從技術上講，應該是三個柵極的晶體管。傳統的二維柵極由較薄的三維硅鰭(fin)所取代(見圖5)，硅鰭由硅基垂直伸出。3D三柵極晶體管實現晶體管的革命性突破。傳統“扁平”的2D平面柵極被超級纖薄的，從硅基體垂直豎起的3D硅鰭狀物所代替。

柵極包圍著硅鰭。硅鰭的三個面都由柵極包圍控制，上面的頂部包圍一個柵極，側面各包圍一個柵極，共包圍三個柵極。在傳統的二維晶體管中只有頂部一個柵極包圍控制。英特爾對此作了十分簡單的解釋：“由于控制柵極的數量增加，晶體管處于‘開’狀態時，通過的電流會盡可能多；處于‘關’狀態時，電流會盡快轉為零，由此導致能耗降至最低。而且晶體管在開與關兩種狀態之間迅速切換，能夠顯著地提高電路性能。這就像摩天大樓通過向天空發展而使得城市規劃者的可用空間一樣，英特爾的3D三柵極晶體管結構提供了一種管理晶體管密度的方式。由于這些鰭狀物本身是垂直的，晶體管也能更緊密地封裝起來——這是摩爾定律追求的技術和經濟效益的關鍵點所在”。

由于3D晶體管結構能夠使芯片在電壓較低、漏電流較少的環境下運行，較之前的英特爾芯片性能更高、能效更好。據英特爾介紹說，Tri-Gate晶體管能夠支持技術發展速度，它能讓摩爾定律延續數年。它的22 nm3D晶體管技術芯片從功能上相比32 nm的二維晶體管結構提高37%，而在相同性能下3D晶體管的能耗減少50%，該技術能促進處理器性能大幅提升，并且可以更節能，新技術將用在未來22 nm設備中，包括小的手機到大的云計算服務器都可以使用。

圖5 Intel 22 nm的3DTri-Gate晶體管結構

要在22 nm制程時代延續摩爾定律是一項導常復雜的技術。英特爾科學家們在2002年發明了三柵極晶體管，這是根據柵極有三面而取名的。得益于英特爾高度協同的研究-開發-制造技術的集成作業，2010年5月4日宣布的技術突破是多年研發的成果，也標志著3D三柵極晶體管成果開始進入批量生產階段。

目前，國際上領先的邏輯器件制造商正在探索多柵晶體管（如Fin FET）作為延續摩爾定律的可行途徑。通過用多柵極圍繞晶體管溝道，這些設計能提高開關速度和抑制漏電流，提供功耗更低、速度更快的邏輯器件。只是按英特爾院士Mark Bohr看法，英特爾至少領先3年，如臺積電計劃在14 nm時才準備采用Fin FET結構（見圖6）。

稱為Fin FET的鰭式場效晶體管(Fin Field-effect transistor；Fin FET)是一種新的互補式金氧半導體(CMOS)晶體管，閘長已可小于25 nm，未來預期可以進一步縮小至9 nm，約是人類頭發寬度的1萬分之1。由于此一半導體技術上的突破，未來芯片設計人員可望能夠將超級計算機設計成只有指甲般大小。Fin FET源自于目前傳統標準的晶體管-場效晶體管 (Field-effect transistor；FET)的一項創新設計。在傳統晶體管結構中，控制電流通過的閘門，只能在閘門的一側控制電路的接通與斷開，屬于平面的架構。在Fin FET的架構中，閘門成類似魚鰭的叉狀3D架構，可于電路的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制并減少漏電流(leakage)，也可以大幅縮短晶體管的閘長。

圖6 IBM Fin FET雙柵晶體管

據參加了比利時微納米電子技術研究機構IMEC召開的技術論壇的消息來源透露，與會的各家半導體廠商目前已經列出了從平面型晶體管轉型為垂直型晶體管（以Intel的三柵晶體管和IBM的FinFET為代表）的計劃。

其中來自半導體代工巨頭臺積電公司負責研發的高級副總裁蔣尚義在會上發言稱，臺積電公司已經決定在14 nm制程節點轉向使用垂直型晶體管結構。

歐洲半導體技術研究組織IMEC最近比較了使用一種平面型晶體管以及兩種Fin FET垂直結構（分別使用了體硅和SOI襯底）晶體管制程技術分別制造同樣的六晶體管結構SRAM電路的結果，這次實物比較的目的是研究平面型晶體管與Fin FET垂直結構晶體管在尺寸微縮能力以及制程變差控制方面的差別。IMEC這次對比測試的結果是Fin FET在制程變差控制方面以及產品良率方面要優于平面型結構晶體管。IMEC表示，根據實驗結果顯示，兩種Fin FET結構晶體管（分別基于體硅襯底和SOI襯底）在用于制造中大規模SRAM陣列時，其產品的良率均相對平面型晶體管更高。

據Business wire網站報道，東芝、IBM和AMD日前宣布，三方采用Fin FET共同開發了一種靜態隨機存儲器（SRAM）單元，其面積僅為0.128 μm2，是世界上最小的實用SRAM單元。

3D三柵級晶體管代表著從2D平面晶體管結構的根本性轉變。隨著摩爾定律推進到新的領域，3D結構將幫助人們打造令人驚嘆且能改變世界的電子設備。摩爾本人對此評價：“在多年的探索中，我們已經看到晶體管尺寸縮小所面臨的極限，今天這種在基本結構層面上的改變，是一種真正革命性的突破，它能夠讓摩爾定律以及創新的歷史步伐繼續保持活力。”

在將來很有可能發生的是，3D IC集成技術會從IC制造與封裝之間的發展路線發生交疊時開始。

3 全球半導體聯盟打造3D集成電路計劃

臺灣地區是世界重要的半導體芯片制造和封裝基地，具有開展TSV 3D IC技術研發的基礎條件。2008年7月，臺灣工研院發起成立“先進堆棧系統與應用研發聯盟（Ad-STAC）”。聯盟成員包括臺灣力晶集團智旺科技、臺積電、日月光、南亞、硅品科技、力鼎科技、德國SUSS MicroTec、巴斯夫(BASF)、日本住友精密工業會社等12個國家的30余家半導體廠商，涵蓋了材料、設備、EDA工具、IC設計、IC制造、IC封裝測試等產業。該聯盟主要任務為：共同開發3DIC技術、產品及應用市場；參與國外相關組織，掌握世界發展趨勢；結合政府科技發展資源，創造臺灣地區產業的競爭優勢；促進產業資源共享，包括技術、專利及驗證測試等。

Ad-STAC已在臺灣新竹建成全球第一條300 mm晶圓3DIC演示生產線，專門用于3DIC研發。該生產線適合多種工藝材料試驗，凡是對三維開發有興趣的機構均可使用該設施，測試新技術、開發新產品。2010年Ad-STAC的工作重點是聚焦平臺模塊研發與系統層級設計，推動3D IC共通技術與設計平臺建設，將與工研院共同開發一套完整的3D IC成本結構分析與動態仿真工具。工研院2010年還將與美國應用材料公司合作，在臺灣地區建立全球首座3DIC實驗室。作為開放式的工藝研發平臺，該平臺將整合雙方TSV 3DIC工藝技術，開展定制化核心制程設備的合作開發，同時對外提供流片服務，協助半導體廠商降低初期投資，縮短相關集成電路芯片開發時間，迅速地將先進芯片3DIC設計導入市場。

全球半導體產業代言者全球半導體聯盟(GSA)2010年年底宣布，將在全球范圍提升3D IC技術以及相關教育計劃的認知度和可見性。

2010年，GSA在多場全球性行業展會上發表了諸多有關3D IC的學術報告，提高了3D IC技術的認知度。在德勒斯登舉行的2010歐洲設計自動化與測試學術會議(DATE)中，GSA成功舉辦了一次3D教程會議，吸引了歐洲40多家系統與IC的設計師以及EDA代表。DAC期間，GSA 3D IC會議共招待了大約100名與會者。GSA還在美國西部半導體展(SemiCon West)和GSA新機遇展會上舉行了其他研討會和座談會。由GSA3DIC計劃的倡導者、半導體行業的資深專家、Herb Reiter先生領導的3DIC計劃工作團隊，聚集了幾大主要半導體公司及供應鏈的重要力量，包括EDA、封裝和代工。此外，GSA還與IMEC、ITRI、SEMI、SEMATECH 和 Si2 聯手，共同指導并參與該項計劃。

GSA的宗旨是通過協力合作、整合和創新來培育更加有效的fabless體系，進而擔負著加速全球半導體行業發展，提高該行業投資回報率的使命。GSA積極應對包括知識產權（IP）、EDA/設計、晶圓生產、測試及封裝在內的供應鏈所面臨的挑戰，并提出解決方案。該聯盟將為重要的全球化合作提供平臺，鑒別并確定市場機會，鼓勵和支持企業家，為會員提供全面、獨一無二的市場調查報告。其會員包括來自全球25個國家的供應鏈上下游企業。

當前，全球主要的的半導體組織都為3D技術展開各種標準建立工作。國際半導體設備材料產業協會(SEMI)成立了4個致力于3DIC標準制定的工作小組。此外，其3DS-IC標準委員會包括SEMI會員 Globalfoundries、HP、IBM、英特爾、三星與聯華電子(UMC)，以及 Amkor、ASE、歐洲的IMEC、臺灣工研院 (ITRI)、Olympus、高通(Qualcomm)、Semilab、TokyoElectron 與賽靈思等公司。

半導體制造聯盟(Sematech)已經成立了一個3D芯片設計中心。參與成員包括Altera、ADI、LSI、安森美半導體(Semiconductor)和高通等公司。Sematech聯盟還在紐約州立大學阿爾巴尼分校科學與工程院設置一條300 mm的3DIC試產線。

比利時微電子研究中心(IMEC)與CascadeMicrotech公司合作為3DIC進行測試與特征化。德國研究機構FraunhoferIZM表示可望在2014年以前將處理器、內存、邏輯、模擬、MEMS和RF芯片整合于單片式3DIC中。

4 垂直集成技術的工藝設備已基本成熟

在過去的1年中，對3D晶體管結構的優化已經取得了相當進展。在刻蝕方面，對刻蝕的速率、剖面結構形貌，以及它們與相關工藝參數之間的優化均已有了很好的了解，從4∶1到12∶1深寬比結構的刻蝕已顯示出了極佳的性能。TSV通孔中介質層的淀積工藝在深寬比達到12∶1，其淀積介質層的臺階覆蓋率已能做到>60%，并能在深通孔側壁上淀積厚度大于1 μm的氧化層，該能力使該氧化層可成為大范圍深寬比通孔中一種通用型的薄膜層。還將鈦/鉭阻擋層、PVD銅籽晶層與電化學淀積工藝一起共同進行了工藝優化，以確保能進行無空洞的通孔金屬填充。對于后通孔工藝來說，由于器件晶圓需要經過相關的熱工藝處理，來將其粘結到臨時性的載體圓片上，所以熱預算成了一個最為重要的問題。對所淀積的介質層和PVD層都要進行低于200℃的致密化處理，以獲得所期望的薄膜的力學和電學性質及其工藝性能。

根據所采用的硅通孔TSV的工藝步驟，介質層（氧化層、氮化層）或金屬層（銅層、阻擋層）必須用化學機械拋光來進行去除。近來的工作已經采用了必要的工藝控制對CMP的去除速率實現了優化，以實現層與層之間實現精確的過渡，并能保護好原有的表面形貌。在其它方面的進展也進一步改進了該工藝步驟的效益成本比，這將為降低器件制造工藝的總成本做出貢獻。

在經生產驗證的300 mm晶圓工藝平臺上已經開始對上述工藝步驟（從刻蝕到CMP工序）進行了主要的開發工作，由此大大地降低了與新添設備相關聯的傳統性風險。晶圓代工廠和獨立的器件制造商們通過最小限度的新投資（因此能以低的成本）以及對現有設備的再利用，已在2008年開始了這方面的研發工作。因此，似乎可以推測這些工藝技術可能會獲得迅速的提升，進一步發展應用到市場所需產品的試生產中，并且在2012年的后期將會達到滿負荷的生產能力。

5 結 論

進入2012年后，半導體產業技術持續進行變革，其中3DIC便為未來芯片發展趨勢，將促使供應鏈加速投入3DIC研發，其中英特爾(Intel)在認為制程技術將邁入3D下，勢必激勵其本身的制程創新。半導體業者預期3DIC有機會于2013年進入量產，預估2013年應視為是3DIC量產的元年。

對大規模批量生產而言，終端產品的價值必須要與硅晶圓成本之間相權衡。終端產品的價值隨應用領域的不同而有著很大的波動，由此其成本的閾值也可能產生變化。實現一個器件芯片堆疊的總成本可以分成兩個部分，一部分是晶圓級硅通孔TSV的制作成本（刻蝕、介質襯里層、阻擋層/籽晶層、電化學淀積ECD金屬填充、以及化學機械拋光CMP等），另一部分則是晶圓級減薄（粘結、減薄以及剝離等）和芯片級加工處理（切割劃片、堆疊、組裝以及測試）的成本。當前，后一部分工序的成本占到了總成本的50%以上，產業的標準化(或至少是大家形成共識)將有助于減少材料的成本和加快具有更高產能工藝設備的上市步伐。

從供應鏈的角度看，加工處理好的硅晶圓需要在TSV工廠和外包組裝/測試工廠之間進行運輸，此時它們要么是以粘結后的晶圓來運輸，要么是將它們安放在載帶上進行運輸。對于前一種方法，對應的粘結和剝離工藝需要與其成套工藝設備相匹配，這對晶圓廠和組裝廠間的供給鏈產生了約束因素。載帶式運輸可能是一種可接受的運輸方式的選擇，但是還需要經過整個供給鏈的驗證。對此，產業界有必要將載體基片、粘結劑以及進行粘結/剝離的相關工藝實現標準化，才能使這些特定的單元工藝能在圖像類型的測試中加以實際運用，并能過渡到高效益成本的生產中。為了推動這種“標準化”的進程，當前需要加快材料和設備供應商與用戶間的合作，以產生一個對臨時性載體基片管理的商業性解決方案。

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