基于FPGA的高性能視頻信號采集系統設計與實現

徐國強，張 萌

（江蘇自動化研究所，江蘇 連云港222006）

近年來，伴隨著計算機技術、圖像處理技術、網絡技術和多媒體技術的發展普及，興起了數字化視頻處理的浪潮。隨著數字圖像處理技術和數字電路技術的發展，利用高性能處理器實現數字視頻信號采集與顯示系統已成為現實[1]。數字視頻信號采集與處理系統符合信息產業的未來發展趨勢，蘊含著巨大的商機和經濟效益。

由于FPGA本身功能強大，使模塊具備良好的可擴展性，可以在不修改硬件設計的情況下通過修改FPGA邏輯，提供更加豐富的功能[2]。

本文采用Xilinx公司的FPGA與一些外圍器件實現一種數字視頻信號采集模塊。介紹了FPGA邏輯的實現、驅動程序開發的過程以及模塊的調試記錄與經驗。

1 設計原理

系統主要由ADC模塊、時鐘電路模塊、存儲模塊、接口模塊以及可編程邏輯控制模塊組成,系統總體框圖如圖1所示。

系統由PMC連接器供電，完成64 bit、66 MHz或者32 bit、33 MHz PCI數據通信；系統由兩路A/D采集器、時鐘電路、SDRAM存儲器、Flash存儲器和PMC接口電路實現。FPGA是整個模塊的核心，所有信號圍繞FPGA輸入輸出。來自系統的復位信號和手動復位一起作為FPGA的復位源。電源經過轉換模塊轉換以后，提供給FPGA使用。FPGA時鐘信號本板產生。模塊上設置了JTAG接口和E2PROM接口。PCI接口采用PMC規范接口。

2 實現方法

2.1 器件選型

設計通信接口模塊時，為了提高設計的集成度以及靈活性，采用FPGA來實現。FPGA實現功能包括：PMC接口、中斷以及控制寄存器、2路模數轉換接口、外部存儲器接口。因此要選用資源豐富、速度較快、RAM容量較大的FPGA。Xilinx公司Virtex-4系列完全可以勝任上述工作，在Virtex-4器件中，含有特定的硬件知識產權(IP)，支持多種主要協議，包括 PCI，其內嵌的RAM可以作為FIFO或者雙口RAM使用，此外還具備豐富的資源。綜合考慮，FPGA采用Xilinx公司的XC4VSX35。

2.2 PCI接口電路

本系統中采用PCI9656作為PCI接口芯片，此芯片為PLX公司生產的比較新的產品。PCI9656支持64 bit、66 MHz的 PCI總線和 32 bit、66 MHz的 Local總線接口，兼容PCI R2.2規范，支持PICMG 2.1 R2.0熱交換功能，支持三種局部總線類型：M模式、C模式和J模式，支持異步的PCI和Local總線時鐘，支持三種數據傳輸方式：Direct Master、Direct Slave和DMA，寄存器向下兼容PCI9054、PCI9056、PCI9060和 PCI9080 等。

2.3 模數轉換器電路設計

A/D的選擇既要考慮A/D自身的性能又要滿足系統所要求的動態范圍和性能指標。評價A/D轉換器的性能指標主要有：A/D轉換位數、無寄生動態范圍(SFDR)、信噪比(SNR)、轉換速率、量化靈敏度等。一般來說，A/D的轉換位數越高越好，轉換位數越多其動態范圍就越高。

AD6645芯片是美國ADI公司生產的高速、高性能單片模數轉換器，是一種性能優良、具有14 bit分辨率、105 MS/s抽樣率的模數轉換器，是繼AD9042、AD6640、AD6644之后的第四代寬帶ADC產品[3]。其原理框圖如圖2所示，主要特點有：

(1)中頻采樣率可達 105 MS/s；

(2)多音無雜散動態范圍(SFDR)為100 dB；

(3)采樣抖動 0.1 ps；

(4)芯片功耗 1.5 W；

(5)差分模擬輸入。

2.4 復位電路

模塊復位電路原理如圖3所示。

模塊電路中有兩種復位情況：手動復位和系統復位。系統復位信號與手動復位輸入相遇，作為復位器件的輸入，其輸出作為FPGA復位輸入信號，保證在主機側出現冷復位和要求本板單獨復位的情況下，所有的器件都處于復位狀態。

2.5 時鐘電路

FPGA有2路輸入時鐘，分別是66 MHz和100 MHz由外部晶振提供的PCI總線時鐘和FPGA系統內部工作頻率。

2.6 電源電路

由于模塊中存在對噪聲敏感的ADC采樣電路等模擬電路，故數字電路部分可以采用DC-DC電路來完成供電，選取 Linear公司的 LTC3545作為 1.2 V、1.5 V、1.8 V電壓轉換芯片，其具有95%以上的轉換效率、2.5%以下的紋波電壓等特點[4]；而模擬電路部分的ADC電路需要特別對噪聲等干擾做濾化處理，故選取德州儀器（TI）的UCC284作為-5 V的電壓轉換芯片[5]，將PMC接口的-12 V電壓作為UCC284的輸入，UCC284具有非常好的性能，線性調整為5 mV，負載調整率在0.1%。

3 FPGA設計

Xilinx公司的XC4VSX35可編程控制器邏輯代碼是整個系統的核心，系統邏輯結構如圖4所示。

FPGA代碼設計主要分為時鐘模塊、模數轉換通道1、模數轉換通道2和PCI接口四個模塊。

在頂層模塊，主要進行各模塊的端口映射以及相關信號的賦值和取值工作。時鐘模塊將幾路時鐘的輸出校正到預定的頻率上，模數轉換時鐘 100 MHz，FPGA工作時鐘100 MHz等。模數轉換通道1、模數轉換通道2在電源和時鐘正常的情況下不斷向FPGA提供采樣數據，同時FPGA對兩路ADC及其相關的FIFO進行設置，包括FIFO的深度以及讀寫的閾值都對DMA傳輸具有重要的作用。PCI接口模塊主要由FPGA與PCI9656的接口代碼組成，包括總線的數據命令操作，PCI9656接受上位機PC驅動對它的設置后工作于J模式(LAD地址數據復合使用)，通過上位機對PCI9656寄存器的設置，可使其工作于DMA模式，相關的寄存器在下節介紹。根據Local Bus的時序描述，FPGA作為Local Bus的從設備一直工作在命令等待狀態，并對接收到的命令數據進行解析后做出相關的動作。

系統FPGA邏輯代碼的整體結構如圖5所示，A/D系統在上電后首先校正時鐘，保證PCI9656和ADC采樣能夠正常運行，然后通過PCI9656的局部總線查詢其內部寄存器，確定系統采用的觸發方式是采用內部硬件觸發還是外部軟件觸發，若采用內部硬件中斷，則將內部硬件100 MHz時鐘進行8分頻，即生成12.5 MHz時鐘以供ADC后端的鎖存器時鐘輸入端使用；與此同時本板上的ADC采樣工作在一直進行著，同時刷新FPGA內部生成的FIFO，鑒于ADC采樣的 14 bit數據和Local總線的 32 bit寬度，生成 32 768×32 bit(Local端)和 65 536×16 bit(ADC鎖存器端)即128 KB大小的FIFO緩沖區，邏輯上將14 bit采樣數據擴充為16 bit數據以便數據處理和傳輸，通過空和滿的信號量控制PCI總線上的DMA工作。另外系統中的PCI9656邏輯控制單元負責完成Local總線端的讀寫，包括寄存器的讀寫和DMA操作的執行。

4 采樣數據分析與驗證

系統工作過程中產生一個數據文件用于保存視頻采集的數據，將數據通過Matlab工具繪出采樣到的數據波形，如圖6所示。從圖中可以看到，系統采樣的16 bit數據，采樣值在-32 768～32 767之間，橫坐標表示采樣的點數共 5×105， 而硬件時鐘為 100 MHz，AD6645采樣電路輸出的數據通過鎖存器送給FPGA處理，鎖存器的使能信號為8分頻的時鐘信號，可以得出12.5 MHz的采樣頻率，一次采樣2 B數據，波形中一個點表示1 B的數據，故可知5×105點表示采樣時間為40 ms，正好是兩行 PAL信號的時間，符合 PAL的標準[6]，驗證信號采集結果正確。

將圖6中兩行波形放大，可以看到此圖中顯示的是一行信號完整波形的部分圖形，需要5個前均衡脈沖、5個同步高脈沖、5個后均衡脈沖和17個色同步消隱脈沖，然后是285.5行，同時在試驗中發現，若一次 DMA數據包長太小，將導致采集的數據不完整，無法正常顯示；若一次DMA數據包長太大，每次傳輸之間的間隔時間比一次DMA傳輸數據的顯示時間長得多，圖像顯示會有間隔，導致無法正常顯示。因此，系統設計中每次DMA數據包長要視DMA的傳輸時間和顯示時間而定。

5 軟件設計

上位機先初始化PCI9656芯片，查詢狀態寄存器（StatusReg）中時鐘是否穩定，即時鐘穩定狀態位是否為1，當AD時鐘穩定后，查詢 FIFO是否采集滿，如果狀態寄存器中通道1狀態位為1，則表示通道1的FIFO數據已滿，然后初始化一個Descriptor用于進行DMA傳輸，然后發起Scatter/Gather模式DMA[7]。系統軟件運行流程如圖7所示。

以讀取通道1數據為例，具體的初始化流程如下：

(1)對PCI9656使能IO空間讀寫；

(2)讀取時鐘穩定狀態位，如果ADC時鐘工作穩定，繼續進行下一步的工作；

(3)初始化一個Descriptor的結構體設置，用于進行DMA傳輸；

(4)打開DMA通道，設置DMA傳輸結束中斷使能DMA Scatter/Gather模式；

(5)清空模數轉換通道1的FIFO；

(6)觸發AD通道1數據采集啟動；

(7)讀取狀態寄存器以確定板上狀態；

(8)如果FIFO已滿，則設置DMA相關寄存器，開始DMA傳輸；

(9)等待中斷，查詢DMA結束標志位有效，確定一次DMA傳輸完成；

(10)重新初始化Descriptor，以進行下一個DMA操作，重復步驟(4)以后的過程。

6 模塊的調試及性能

模塊設計完成后，在基于PMC接口的CompactPCI總線架構的工控機箱內對其進行測試。利用外部設備和通訊接口模塊進行通訊，然后實測視頻數據波形，如圖8所示。

分析結果顯示模塊工作正常，與采樣的數據波形一致，達到了設計要求。

本設計充分體現高性能視頻信號采集與顯示系統的工作特點，整個設計結構緊湊，性能穩定，抗干擾能力強，并且適用于各種工業控制場合。本設計已經在工業控制環境下多次應用，在不同主機環境下運行測試程序，經長時間考核，A/D采樣數據傳輸速率穩定，模塊運行穩定可靠。

[1]錢敏，李富華，黃秋萍，等.基于HDL的PAL制數字視頻圖像采集控制器設計[J].微電子學與計算機，2007，24(12)：191-194.

[2]孟憲元，錢偉康.FPGA嵌入式系統設計[M].北京：電子工業出版社，2007.

[3]Analog devices.AD6645 datasheet[EB/OL].[2003-02-20].//http：www.Analog devices.com.

[4]Linear technology.LTC3545 datasheet[EB/OL].[2008-01-30].www.Linear technology.com.

[5]Texas Instruments.UCC284 datasheet[EB/OL].[2000-01-30].//http：www.Texas Instruments.com.

[6]趙堅勇.電視原理與接收技術[M].北京：國防工業出版社，2007.

[7]PLX Tech.PCI9656 datasheet[EB/OL].[2009-01-28].//http：www.PLX Technology.com.