多層封裝基板中同步開關噪聲研究*

王洪輝，孫海燕

（1.南通富士通微電子股份有限公司，江蘇 南通，226006；2.南通大學專用集成電路設計重點實驗室，江蘇 南通，226019）

1 引言

在集成電路封裝設計領域中，為了把不同半導體工藝制造的裸芯片和各種無源元件（電容、電感、電阻等）放置在同一個封裝內，廣泛采用高密度的多層封裝基板[1～5]。同時隨著高速集成電路的發展，電子系統正向小型化、高密度、低電壓、低功耗等方向發展。電子系統的時鐘頻率不斷提高，反射、振鈴、串擾、同步開關噪聲等信號完整性問題在封裝設計中變得日益嚴峻。這其中，同步開關噪聲指在數字系統中，多個有源器件同時開關引起瞬間快速變化的電流，在經過回流路徑上存在的電感時，產生交流壓降，從而引起噪聲。同步開關噪聲降低了數字電路的噪聲容限，當多個有源器件同時開關時，所產生的同步開關噪聲能夠引起電源電壓波動，導致時鐘波形退化和封裝內系統的干擾。

同步開關噪聲是信號完整性典型問題之一。目前，同步開關噪聲分析在高速電路設計中占有越來越重要的地位，已有多篇文獻對同步開關噪聲進行了研究[6～8]。因此，本文根據特定的封裝對象對同步開關噪聲進行研究，確保封裝系統的可靠運行。

2 封裝建模

LGA（Land Grid Array）柵格陣列封裝用金屬觸點取代了針狀插腳，引線的阻抗小，適用于高速大規模集成電路封裝。本文使用Sigrity公司的UPD軟件進行LGA封裝設計，如圖1所示，整個封裝由2個芯片和27個去耦電容組成，構成了一個典型的系統級封裝。相應的模型參數見表1。

圖1 LGA封裝模型

表1 LGA模型參數

3 仿真和分析

圖2給出了簡單的同步開關噪聲的仿真流程。利用“場”和“路”相結合的方法進行仿真分析。首先對LGA封裝模型進行“場”分析，即頻域分析，采用Sigrity公司的頻域仿真軟件PowerSI分別對互連結構（鍵合線和信號走線）進行S參數仿真；然后進行“路”分析，即時域分析，在時域仿真軟件Hspice中搭建同步開關噪聲仿真電路，進行時域仿真獲得同步開關噪聲波形，最好將仿真結果重新應用到物理模型設計中，優化布局布線設計。

圖2 同步開關噪聲仿真流程

3.1 頻域分析

信號傳輸的實質是電磁場能量的傳輸過程。本設計選取了S1、S2、S3、S4和S5共 5個重要的信號通道，如圖3所示。每個信號通道分別由鍵合線、基板布線和通孔構成。電源供電網絡Vdd以及參考平面GND也相應地做了定義。

頻域仿真時，為了更好地體現LGA封裝中各個組件對信號的影響，將整個傳輸網絡分成鍵合線和基板布線網絡（含通孔）兩部分。仿真起始頻率均設置為1Hz，終止頻率設置為5GHz，仿真步長是10MHz。圖4和圖5分別為鍵合線和基板布線網絡得到的S參數，其中S21和S11分別定義為通道的插入損耗和回波損耗，定義S21=-1dB、S11=-10dB為參考標準，從圖4中曲線分析可得，在整個頻段內，除電源通道的鍵合線部分的S21損耗稍大點外，其余信號通道的鍵合線部分的帶寬在-1dB之內均大于3GHz。同樣，從圖5分析可得，與鍵合線的S參數相比，基板上所有信號布線的|S21|在整個5GHz的帶寬內均小于0.4dB，S11在整個5GHz的帶寬內均小于-15dB，損耗均很小。與高電感值的鍵合線相比，基板布線可以靈活地進行阻抗設計，實現信號布線良好的阻抗匹配。此外，由于電源布線主要從電流密度分布的角度來考慮，采用了較寬的布線尺寸，在阻抗匹配上稍顯差點，但并不影響系統的性能。

圖3 選擇的通道

3.2 時域分析

在時域分析中，主要是通過搭建同步開關噪聲仿真電路來觀察同步開關噪聲波形。圖6是同步開關噪聲的仿真電路模型，主要由鍵合線和基板走線的S參數模型、驅動器、接收器、直流電源Vdd、理想信號源Vin組成。驅動器是由反相器組成，分別是Driver1、Driver2、Driver3、Driver4和Driver5。接收器由電阻組成，分別命名為R1、R2、R3、R4和R5。直流電源Vdd供電電壓為2.85V。

圖4 鍵合線的S參數

圖5 布線的S參數

圖6 同步開關噪聲仿真電路

將圖6所示的仿真電路模型描述為SPICE電路網表，然后將網表輸入到Hspice中完成時域仿真。輸入信號Vin，上升時間和下降時間設置為70ps，周期是5ns。模擬未添加去耦電容情況下5個驅動器同時切換對SSN的影響，仿真的結果如圖7所示。從圖7中可以看出，穩定的芯片供電直流電壓由于同步開關噪聲干擾而產生較大的起伏。Vin完成高低切換時產生的瞬間最大壓差達1.25V。這嚴重影響了封裝系統工作的可靠性。

圖7 未添加去耦電容時產生的同步開關噪聲波形

4 同步開關噪聲的抑制

減小同步開關噪聲已經成為封裝和PCB設計中的難題之一。相關文獻已提出了一些抑制同步開關噪聲的方法：（1）添加去耦電容[9]；（2）優化過孔位置[10]；（3）采用電磁間隙結構（EBG）[11]。

本設計主要采用方法（1），即添加去耦電容來減少同步開關噪聲。

圖8 不同容值的去耦電容對SSN的抑制效果

通常，去耦電容的位置一般放置在基板中諧振明顯的波峰和波谷處。通過諧振分析，本例中去耦電容在基板上的位置如圖1所示。利用Hspice分別模擬容值為10pF、60pF和110pF的去耦電容對SSN的影響，去耦效果如圖8所示。從圖中分析可得，與未添加去耦電容的波形相比，添加10pF、60pF和110pF的去耦電容能夠明顯減少波峰和波谷的數量，波峰電壓值與標準輸入電壓的壓差分別減少到1.2V、0.48V和0.32V。由此可知，本設計中較大容值的去耦電容對SSN有較好的抑制作用，滿足設計要求，因此本設計選擇容值為110pF的電容作為去耦電容。

5 總結

本文分析了一種LGA封裝基板的同步開關噪聲特性，采用UPD工具建立封裝物理模型，然后采用PowerSI工具進行電磁分析，提取S參數，最后利用HSPICE工具進行同步開關噪聲仿真，同時提出了通過添加去耦電容來抑制同步開關噪聲的方法。仿真結果表明本設計中通過在基板上諧振明顯的位置添加110pF容值的去耦電容可以明顯減少波峰和波谷的數量，壓差減少至0.32V，滿足設計的要求。

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