COMS電路的參數提取及模型建立

馮海濤，裴志強，劉寶娟

(中國電子科技集團公司第四十七研究所，沈陽 110032)

1 引言

隨著器件的特征尺寸降到深亞微米級，器件的物理特性和電學特性發生了很大的變化。由此導致的時序不收斂是深亞微米設計中最常見的問題，因此一般會對設計進行靜態時序分析。進行靜態時序分析需要用到包括設計中所有單元時序信息的時序工藝庫，但是，一般晶圓工廠提供的時序工藝庫只包括了基本單元的時序信息，對于全定制電路來說也不適用。這里就詳細闡述一下使用synopsys的各種工具進行寄生參數的提取以及時序模型的建立方法。

2 時序模型建立流程

2.1 時序模型類型選擇

現在使用的時序模型有K－factor模型和查找表模型兩種。查找表模型相對于K－factor較為常用，因其不以線性方程的形式給出，具有非線性，具有較高的準確性。因此，為了進行更準確的靜態時序分析使用查找表模型。

2.2 查找表時序模型建立流程

建立時序模型的關鍵主要有下面幾個步驟:

·建立版圖單元和邏輯單元的對應關系;

·提取線網的寄生參數文件;

·建立單元版圖的時序模型。

圖1給出了實現上面幾個步驟比較詳細的流程。

為了進行詳細的時序分析，確保設計的芯片在各種條件下可以正常工作，需要對每個單元在最好、最壞和典型情況下，以不同的輸出負載，不同的輸入驅動能力和輸入組合做各單元的SPICE模擬，獲得時序參數。針對一般0.18μm的工藝庫而言，就是要求出在 FF(最快，電壓1.98V，溫度0℃)、TT(典型，電壓 1.8V，溫度 25℃)和 SS(最慢，電壓1.62V，溫度125℃)三種情況下對應不同的輸出負載，不同的輸入信號渡越時間，給出路徑敏化信號后測量得出的延時數據。

圖1 單元時序建模流程

2.3 具體實例

下面以一個比較簡單的傳輸管PT為例說明查找表模型建立的流程。IN是數據輸入端;C是控制端，高電平有效;OUT是數據輸出端。

2.3.1 版圖前期準備及網表準備

在進入時序建模流程以前，必須對版圖進行設計規則檢查(DRC)，電器規則檢查(ERC)和版圖原理圖對照(LVS)三項驗證工作。三項檢查順利通過，確定了版圖和原理圖無誤以后，從版圖導出gds網表 pt.gds，從原理圖導出 cdl網表 pt.sp，為下面的完全LVS做準備。

2.3.2 完全 LVS檢查

為了能夠將版圖中提取的寄生參數正確地反標到邏輯網表，版圖和邏輯圖必須通過LVS驗證。LVS的實質是將邏輯網表(cdl)與版圖上提取的網表(gds)相比較，通過LVS說明版圖的單元、線網和邏輯圖中的單元、線網能夠進行準確的對應。一般LVS驗證只是說明頂層單元邏輯與版圖的功能是否一致，而LVS驗證更進一步要求邏輯等效端口不能交換，且邏輯與物理的基本單元必須完成端口匹配。從傳輸管的版圖和邏輯圖可以發現，版圖上應該標注有完整的端口文本信息，而且版圖的端口應該和邏輯圖一致。由于這個單元沒有層次化設計，只需要運行一次晶體管級LVS就可以了。如果是層次化設計，需要分別運行單元級和黑盒級兩次LVS。利用Synopsy Hercules軟件，成功執行以后會在相應工作目錄生成寄生參數提取程序STAR－RC運行所需要的XTR視圖目錄。

2.3.3 寄生參數提取

經過LVS之后，可以得到邏輯電路與物理版圖之間的對應關系(XTR庫)，根據這一關系再結合廠家的工藝文件可以提取版圖中互連線的寄生參數，這些參數包括連線自身的電阻和電容，以及連線之間的耦合電容。利用的是Synopsys的STAR－RC軟件提取寄生參數。STAR－RC的調用命令是:＞StarXtractgui。提取時需要把 XREF設置為“YES”，CELL_TYPE設置為SCHEMATIC，這樣提取出來的層次化結構和單元實例名都是和原理圖一致的，否則就會根據版圖對其命名。根據原理圖命名對后面的檢查和計算端口電容都比較有利。執行成功后可以得到帶寄生參數的HSPICE網表文件Test.spf。

2.3.4 建立單元版圖的時序模型

得到帶寄生參數的HSPICE網表Test.spf以后，可以利用該網表，為該單元的時序路徑建立測量文件，從而建立其時序信息。每個文件根據路徑敏化的要求和查找表的格式，加上不同的激勵，在合理的范圍以內加上不同的負載，不同的時間索引點，在典型情況下測量。

由于傳輸管電路比較簡單，它只有一條時序路徑，只需針對數據輸入端是上升還是下降這兩種情況進行處理。使用Synopsy的HSPICE軟件進行瞬態分析。如圖2所示。

圖2 HSPICE仿真

通過HSPICE仿真之后，可以得到mt文件，如表1 所示。文件中有 delayr，transr，delayf，transf四個測量值。

表1 mt文件的測量結果

有時候個別測量數據會出現負數的情況，這是因為輸出所加的負載很小，而單元的驅動能力很強所致，屬于正常情況。

最后把測量到的數據，按照查找表模型的要求依次填入，便可以得到對應的時序模型。

3 結束語

隨著數字設計復雜度的增加，靜態時序分析是非常必要的。根據比較準確的時序模型進行靜態時序分析，不僅可以快速完成對設計的時序驗證，而且根據時序分析結果還可以指導和改進設計。

［1］秦世才，等.模擬集成電子學［M］.天津，天津科學技術出版社，1996.

［2］梁家昌，等.線性電路瞬態分析［M］.北京:機械工業出版社，1987.