一種應用于流水線ADC中的高性能采樣保持電路

羅斌何慶領

1.安徽省科學技術館，安徽省合肥市 2300882.合肥工業大學計算機與信息學院，安徽省合肥市 230009

一種應用于流水線ADC中的高性能采樣保持電路

羅斌1何慶領2

1.安徽省科學技術館，安徽省合肥市 2300882.合肥工業大學計算機與信息學院，安徽省合肥市 230009

基于SMIC 0.18um CMOS工藝設計了一種高速、高精度、高線性度的采樣保持電路。采用全差分帶增益自舉電路的高增益、高帶寬運放，以及改進的帶襯底電壓調整的柵壓自舉開關，有效增加輸入信號帶寬并減小采樣保持電路的非線性。對設計的電路進行仿真，在輸入信號幅值為2VP-P，頻率為47.66MHz，采樣頻率為100MSPS時，采樣保持電路建立時間為3.606ns，建立精度達0.004%，有效位數為17.2bit，無雜散動態范圍達108.5dB。

采樣保持電路；流水線ADC；全差分運放；增益自舉電路；柵壓自舉開關

引言

斜流水線ADC由于具有兼顧精度和速度的特點而受到廣泛應用，并成為高性能ADC的主流結構[1-4]。近年來，隨著無線通信、高清數字視頻等高端應用的迅猛發展，對流水線ADC性能的要求也越來越高。采樣保持電路位于整個流水線ADC的最前端，它對輸入的模擬信號進行采樣和保持，提供給后級流水線電路進行模數轉換，其性能對整個流水線ADC的性能有至關重要的影響[5]。

為了滿足高性能流水線ADC速度和精度的要求，本文設計了一種高速、高精度、高線性度采樣保持電路：主體運放采用兩級結構，第一級采用帶增益自舉的套筒式共源共柵結構以獲得高增益，第二級采用共源級結構以獲得高輸出擺幅；設計了改進的帶襯

底電壓調整的柵壓自舉開關，在采樣相時提高采樣開關管的柵源電壓并使之恒定，以減小導通電阻及其非線性，并使開關管的襯底電壓和源極電壓大致相等，以消除閾值電壓變化帶來的非線性，而在保持相時使襯底接地，使開關管可靠關斷。

1 采樣保持電路結構及關鍵參數確定

流水線ADC采樣保持電路主要有兩種結構[6-7]：電荷重分配式和電容翻轉式，其中電容翻轉式結構具有反饋系數大，尺寸小，功耗低的優點，但其缺點是，運放的共模輸入電平會受輸入信號共模電平影響[8]，要求運放能夠處理較大的共模輸入范圍，這對于低壓、高速高增益的運放設計而言則存在較大難度，不適合低壓下應用。本文設計的采樣保持電路電源電壓為1.8V，因此采用電荷重分配式結構。

電荷重分配式采保電路結構及其時序[7]如圖1（a）、（b）所示，采樣相和保持相采用兩相非交疊時鐘，CLK_s、CLK_sf是采樣相時鐘，CLK_h是保持相時鐘。當采保工作在采樣相時，采樣電容Cs兩端分別連接到輸入信號和運放共模輸入電平Vcm1上，而反饋電容Cf兩端分別接到運放的共模輸入電平Vcm1和共模輸出電平Vcm2上，此時采保電路采樣輸入信號，運放不工作；當采保工作在保持相時，兩個采樣電容Cs下極板與輸入端斷開并相連，另一個極板分別接運放的正負輸入端，而反饋電容Cf兩端連接到運放的輸入和輸出端，與運放形成閉環連接。此時運放工作在放大狀態，采樣電容Cs儲存的電荷轉移到反饋電容Cf上。本文采用下極板采樣技術以減小溝道電荷注入和時鐘饋通的影響。

圖1 電荷重分配式采保電路結構及其時序

根據采樣相和保持相電荷守恒原理，并忽略寄生參數，可得：

其中Vip、Vin是采保的輸入信號，Vcm1、Vcm2是運放輸入共模電平和輸出共模電平，Vop、Von是采保電路輸出信號，Vap、Van是運放輸入端信號，Vx是采樣電容下極板電壓，Cs、Cf是采樣電容和反饋電容。

由于運放的輸入輸出關系為：

因此，（1）-（2）式并利用（3）式可得：

其中β為反饋系數，約為0.5。為了達到14位流水線ADC的精度，采樣保持電路必須滿足誤差小于0.5LSB的精度，由此可得其運放的環路增益βA需大于90.3dB。

運放可以近似為單極點系統，并應用于閉環系統中，系統的時域響應為：

其中τ=（β×2π×fu）-1，是閉環系統時間常數，fu是運放的單位增益帶寬。閉環系統需在建立時間ts內達到0.5LSB的精度。為了滿足流水線ADC 100MPS采樣速率，建立時間取3.5ns，那么由（5）式可知則運放的單位增益帶寬需滿足fu需大于950MHz。

此外，采樣保持電路的采樣開關通過采樣電容產生KT/C噪聲，會影響流水線ADC的精度，綜合考慮流水線ADC的精度、功耗以及具體工藝實現，本文取采樣電容為5pF。

2 運放設計

2.1 主體運放

本文采保電路的主體運放采用兩級結構，第一級采用套筒式共源共柵結構以獲得高增益，第二級采用共源級結構以獲得高輸出擺幅。為了進一步提高增益，在第一級中采用增益自舉電路。主體運放結構如圖2所示。

為了獲得高增益，運放通常采用套筒式或者折疊式結構。套筒式結構相對于折疊式結構而言，能夠獲得更高的增益，更快的速度，更高的電源噪聲抑制能力，以及更小的功耗。因此本文運放第一級采用套筒式共源共柵結構，如圖2所示。

其中，M1、M2是第一級運放的差分輸入對管，M5、M6為共源共柵管，M7～M10是共源共柵結構的PMOS電流源負載。

由于共模反饋環路的速度會影響運放差動輸出的穩定，因此將差動對的尾電流源管分為二個并聯器件：一個偏置在固定的電流，另一個由共模負反饋電路控制，如圖2所示，M3提供I1/5的固定偏置電流，而其余4I1/5由共模反饋電壓Vcmfb1提供并控制M4柵極。

運放的第二級采用普通共源級結構以獲得高輸出擺幅，M11、M12是第二級的差分輸入對管，M14、M15為電流源負載，其偏置電壓由共模反饋電路產生的反饋電壓Vcmfb2提供。

由于運放通常應用在閉環系統中，因此其頻率穩定性是必須要考慮的問題。本文采用密勒頻率補償結構，如圖2所示，使運放的主極點離原點更近，而將次主極點向遠離原點的方向移動，并增加調零電阻以消除次主極點，從而獲得較高的相位裕度和系統穩定性。

圖2 采樣保持電路主體運放結構

2.2 增益自舉電路

為了進一步提高運放增益，本文在兩級運放的第一級中加入增益自舉電路以獲得更高增益，所設計的N_Gainboost、P_ Gainboost電路如圖3所示。為了降低增益自舉電路對輸出擺幅的影響，N_Gainboost電路輸入對管采用“自然NMOS”管，其閾值電壓近似為零，因此對輸出擺幅的影響很小；而P_Gainboost電路輸入管采用NMOS管，不會對輸出擺幅造成影響。

N_Gainboost電路通過負反饋使主體運放的共源共柵管M5、M6的柵源電壓相對恒定，從而使其跨導由gm提高到（ANG+1）gm，則運放的輸出電阻相應提高（ANG+1）倍，其中ANG為N_Gainboost電路的增益。P_Gainboost電路工作原理類似。

增益自舉電路會給主體運放引入一個零極點對[9]，需設計其單位增益帶寬ωGBW_main<ωGBW_boost<ωp2，其中ωGBW_main是主運放的單位增益帶寬，ωGBW_boost是增益自舉電路的單位增益帶寬，ωp2是主運放的次主極點，這樣則可以保證增益自舉電路的零極點對不會對主運放的速度造成影響，同時滿足系統的穩定性要求。

本文設計的第一級運放的增益為：

式中，ANG、APG分別為增益自舉電路N_Gainboost、P_Gainboost的增益。

第二級運放的增益為：

因此整個運放的增益為：

本文設計的采樣保持電路用于14位100MSPS ADC中，運放的直流增益需大于100dB。主體運放兩級結構的增益設計約為80dB，因而增益自舉電路的直流增益設計需大于20dB。

圖3 增益自舉電路

3 帶襯底電壓調整的柵壓自舉開關

采保電路采樣開關的性能直接影響采保電路的性能。首先，采樣開關和采樣電容的RC時間常數決定信號的建立時間，從而影響輸入信號帶寬。其次，采樣開關的導通電阻會隨著輸入信號的變化而變化，從而對采樣信號引入非線性失真，從而影響采保電路的精度[10]。

本文采用改進的帶襯底電壓調整的柵壓自舉開關電路，如圖4所示。圖中，M7為采樣開關管。當采樣保持電路處于保持相時，時鐘信號CLK為高電平，此時VY2約為2VDD，M3、M4導通，電源對電容C3充電，M5截止，M10、M12導通，將采樣開關管M7的柵極拉到低電平，因而開關管M7截止，M9導通，此時M7的襯底接地，使開關管可靠關斷。

圖4 帶襯底電壓調整的柵壓自舉開關

當采樣保持電路處于采樣相時，CLK為低電平，M3、M4截止，M5導通，M6、M7導通，此時VZ1≈Vin，由于C3的電壓不能跳變，因此VZ2≈Vin+VDD，即此時開關管M7的柵壓約為Vin+VDD，而M7源極電壓為Vin，因此M7的柵源電壓約為VDD，從而提高開關管的柵源電壓，減小其導通電阻，增加輸入信號帶寬，同時柵源電壓的恒定減小了導通電阻的非線性，從而減小了諧波失真。

此外，M8導通，開關管M7的襯底和源極之間的電壓VSB近似為零，消除了閾值電壓隨輸入信號的變化而變化，減小了導通電阻的非線性，提高采樣保持電路的線性度和精度。

4 仿真結果

本文基于SMIC 0.18um CMOS工藝，利用Cadence Spectre軟件對設計的采樣保持電路進行仿真。圖5是采樣保持電路整體運放環路增益的幅相頻率響應仿真結果，可以看出運放的環路增益為102.7dB，單位增益帶寬為1.125GHz，相位裕度為72°，滿足設計指標要求并留有足夠余量。

圖5 采樣保持電路運放的環路增益幅相頻率響應

表1 是增益自舉電路N_Gainboost、P_ Gainboost的仿真結果，結果表明，增益自舉電路在不損失電壓余度的情況下極大提高了運放的增益。

表1 增益自舉電路仿真結果

圖6是輸入信號頻率為20MHz，采樣頻率為100MHz時，柵壓自舉開關的采樣開關管M7的柵源電壓仿真，可以看出，采樣開關管的柵源電壓接近電源電壓且保持恒定，因此不僅減小了導通電阻而且減小其非線性。

圖6 柵壓自舉開關的采樣開關管柵源電壓

圖7是柵壓自舉開關輸入輸出的仿真結果，可以看出，輸出可以很好地跟蹤輸入信號，采樣保持電路的線性度高。

圖7 柵壓自舉開關輸入輸出仿真

圖8是采樣保持電路的建立時間、建立精度仿真結果，結果表明，建立時間為3.606ns，精度達0.004%，滿足14位100MSPS流水線ADC速度和精度的要求。

圖8 采樣保持電路建立時間、建立精度仿真

在共模電平為1V，輸入信號幅值為2VP-P，頻率為47.66MHz，采樣頻率為100MSPS時，對采樣保持電路做瞬態仿真，并對其輸出進行DFT頻譜分析，DFT分析結果表明，本文設計的采樣保持電路有效位數17.2bit，無雜散動態范圍108.5dB，具有高精度、高線性度、高速的特點。

5 結語

本文實現了一種高速、高精度、高線性度的采樣保持電路。該電路采用全差分結構，以及下極板采樣技術來減小溝道電荷注入效應和時鐘饋通所帶來的誤差，并采用改進的帶襯底電壓調整的柵壓自舉開關，有效減小了導通電阻，增加了輸入信號帶寬，通過使采樣開關管的柵源電壓恒定，以及襯底電壓的調整，減小了采樣開關的非線性，從而使采樣保持電路達到高速、高精度和高線性度。基于SMIC 0.18um CMOS工藝的仿真結果表明，當采樣頻率為100MSPS，輸入信號頻率為47.66MHz，采樣保持電路的建立時間為3.606ns，建立精度達0.004%，有效位數為17.2bit，無雜散動態范圍達108.5dB，可以應用于14位100MSPS的高性能流水線ADC中。

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A high-performance sample-and-hold circuit used in pipelined ADC

Luo Bin1He Qingling2
Anhui Science and Technology Museum, 230088, China

TN432

A

10.3969/j.issn.1001-8972.2012.19.036

AbstractA high-speed, high-precision and high-linearity sample-and-hold circuit is designed in SMIC 0.18um CMOS technology.It adopted a high-gain, high-bandwidth fully differential OP-Amp with gain bootstrap circuit, and an improved gatevoltage bootstrap switch with substrate voltage adjustment, effectively increase the bandwidth of the input signal and decrease the nonlinearity of the sample-and-hold circuit.The simulation results show that when the amplitude of the input signal is 2VP-P, at the same time the frequency is 47.66MHz and the sampling frequency of 100MSPS, the setup time of the sample-andhold circuit is 3.606ns, and the setup accuracy reaches 0.0004%.The ENOB of it is 17.2bit, and the spurious-free dynamic range reaches 108.47dB.

Keywordssample-and-hold circuit;pipelined ADC;fully differential OP-Amp;gain bootstrap circuit;gatevoltage bootstrap switch