基于LPC2132數字信號源的設計與實現

郭志俊

（浙江水利水電專科學校 浙江 杭州 310018）

在計算機控制技術、通信技術飛速發展的今天，信號源作為現代電子產品設計和生產中的重要工具，其應用越來越廣泛，對信號源的頻率范圍、穩定度、幅值與頻率微調等提出較高的要求，普通的信號源己經不能滿足現代電子技術的要求，因此，低成本高精度信號源的設計，在高校教學和產品開發中的推廣使用具有非常重要的意義。本設計以PHILIPS公司生產的LPC2132微控制器為主控芯片，采用專用的直接數字合成 （DDS）芯片AD9850產生正弦波和方波，的采用LPC2132+CPLD（EPM7128AETC100）方案產生三角波，設計了模擬信號放大與增益控制電路。可以實現多種波形輸出，輸出信號頻率和電壓峰-峰值步進可調，是一款新型的數字可調信號源。

1 系統原理與硬件設計

信號源的硬件整體結構如圖1所示。以單片機LPC2132為控制核心，主要由鍵盤與LCD顯示模塊、正弦波和方波發生模塊（DDS）、三角波發生模塊（CPLD與高速D/A）、增益控制和放大模塊組成。系統設計方案是根據信號源連續可調多波形輸出的要求，采用MCU發送頻率控制字給DDS芯片AD9850來實現的正弦波和方波的連續輸出，而三角波的實現是由MCU發送頻率控制字給CPLD和D/A產生。同時，單片機可以控制模擬轉換開關選擇輸出波形，通過對放大驅動電路的數字電位器控制改變輸出增益。信號的類型、幅度和頻率的設置及顯示，由鍵盤和LCD顯示器實現。

圖1 系統整體結構框圖Fig.1 Whole system structure diagram

1.1 直接數字頻率合成的原理

直接數字合成技術 DDS（Direct Digital Synthesizer）是應用十分廣泛的頻率合成技術，用數字的方法獲得一個正弦信號原理如下：設單頻正弦信號表達式為：

為了便于采用數字技術，對連續的正弦信號進行離散化處理，即把相位和幅值均轉化為數字量。用頻率為fclk的基準時鐘對正弦信號進行抽樣，在一個基準時鐘周期Tclk內，相位θ的變化量為：

Δθ為模擬量，為了把Δθ轉化成數字量，將2π切割成2N等份作為最小量化單位，從而得到Δθ的數字量M為：

其中Mk-1指前一個基準時鐘周期的相位值。

由此可知，只要用頻率控制字M進行簡單的累加運算，就可以得到正弦函數的當前相位值。而正弦信號的幅值就是當前相位值的函數。獲得正弦信號的方法如圖2所示：先構建一個N位的相位累加器，在每一個時鐘周期內，將相位累加器中的值與頻率控制字相加，得到當前相位值。將當前相位值作為ROM的地址，讀出ROM中的正弦波數據，再通過D/A轉換成模擬信號。只需改變頻率控制字，就可以一個頻率和相位都可編程控制的模擬正弦波輸出，此正弦波可直接經過比較器可轉換為方波輸出。

將相位轉化為數字量以后，正弦信號描述為如下形式：

圖2 正弦信號發生器原理框圖Fig.2 Sine signal generator principle diagram

1.2 AD9850電路設計

信號產生采用單片機LPC2132和專用DDS芯片AD9850組成，電路原理如圖3所示，單片機與AD9850的數據傳送采用并行接入方式，電路通過J1接口與LPC2132相連，其中，D0～D7與單片機系統的數據總線相連，RESET、FQ_UD、W_CLK分別與單片機的I/O口線相連。AD9850內部DAC為電流輸出，其滿量程輸出電流可通過外接電阻R1調節，IOUT和IONTB為DAC輸出的電流信號。通過外接電阻R3和R4將電流信號轉換為電壓信號。由DAC輸出的電壓信號經過低通濾波，目的在于濾除高頻雜散和諧波，設計中采用了一片集成集成開關電容低通濾波器LT6600，截止頻率為10 MHz，內部帶有全差分放大器，通過改變R7和R8的阻值可獲得不同的放大倍數。AD9850內部設有高速電壓比較器，將低通濾波器的輸出信號和一固定的直流電平 （來自LT6600的第2腳和第7腳）送到比較器的輸入端，可得兩路與正弦信號頻率相同且互為反相的方波信號。

圖3 AD9850電路原理圖Fig.3 AD9850 circuit principle diagram

主要技術參數分析：1）具有極高的頻率分辨率和相位分辨率，且相對頻帶很寬。這是DDS最主要的優點。因為DDS的頻率分辨率決定于相位累加器的位數和參考時鐘頻率，只要相位累加器的位數足夠長，DDS的頻率分辨率可以達到足夠高，所以說頻率分辨率和相位分辨率是傳統的頻率合成方法無法比擬的。2）雜散抑制差，也是DDS的主要缺點。DDS在尋址波形表時，都采用了相位截斷技術，它的直接后果是給DDS輸出引入了雜散。同時波形存儲器中的波形幅度量化引起有效字長效應，還有DAC的非理想特性，都導致DDS的雜散抑制性能差。3）不能夠獲得很高的相位噪性能指標。DDS的相位噪聲主要由參考時鐘信號的性質、參考時鐘的頻率與輸出頻率之間的關系以及器件本身的噪聲決定。在實際工程中，必須考慮包括相位累加器、ROM、和DAC等各部件噪聲特性對DDS相位噪聲性能的影響。

1.3LPC2132+CPLD電路設計

由于DDS技術的實現依賴于高速、高性能數字器件，控制方式也比較固定，專用DDS芯片一般只能產生正弦波和方波。三角波的產生盡管可將方波信號經積分電路進行積分轉換來實現，但很難滿足不同頻段對積分電容的要求，因此用DDS芯片產生方波實現三角波信號的輸出頻率范圍十分有限。

三角波信號發生電路的設計由兩部分組成，第一部分是單片機和 CPLD（EPM7128AETC100）接口電路設計，如圖 4所示，單片機LPC2132通過并行接口向CPLD中的頻率字寄存器發送頻率字，向CPLD中的雙口RAM傳送波形點陣數據。并行接口信號線包括：8位數據線，讀信號、寫信號、片選信號、地址鎖存信號、地址信號。低8位地址線通過CPLD內部的鎖存器產生，這樣可以減少并行接口信號的數量。第二部分是用于三角波波形重建，由高速D/A轉換器AD9708和單片集成濾波器LT6600組成如圖5所示，AD9708由CPLD直接控制，AD9708的數據線和時鐘線與的I/O腳相連，設計中將模擬電源輸入端串接一磁珠再與數字電源連在一起抑制雜散噪聲。為了獲得相對純凈的波形信號，D/A轉換器的輸出的應加低通濾波器，以濾去鏡像頻率分量和諧波分量。低通濾波器的設計采用單片集成濾波器LT6600，輸出帶寬大于2 MHz，通帶增益為12 dB，LT6600采用單端輸入、雙端輸出的形式，來自AD9708的模擬輸入信號，送LT6600的V+輸入端，通過J3口輸出差分三角波信號。

圖4 LCP2132與CPLD接口電路圖Fig.4 LCP2132 and CPLD interface diagram

1.4 放大與驅動電路的設計

單片機LPC2132通過控制模擬轉換開關使得輸出波形在正弦波、方波和三角波之間轉換，其信號都是濾波器輸出的差分模擬信號，該模擬信號除了交流分量外，同時還含有2.5 V的直流分量。

因此，在放大電路之前加一級差分電路去除直流分量，將差分模擬信號提取出來如圖5所示。設計放大電路時，考慮到放大倍數和轉換速率這兩個因素，這里選擇了增益帶寬相對較高雙運放MAX4016，信號增益調整是通過單片機控制數字電位器X9C103（反饋）來實現。功率驅動由高速電流反饋雙運放THS3092完成，輸出電壓的范圍可達到±10 V，輸出電流最大值為400 mA。

2 主程序設計

主程序完成堆棧指針設置，定時器常數設置，中斷控制字設置，對CPLD的配置，LCD模塊初始化等功能。完成配置以后，就進入波形選擇模式，等待鍵盤輸入。主程序流程圖如圖6所示。

圖5 D/A轉換與濾波電路Fig.5 D/A transformation and filter circuit

圖6 主程序流程圖Fig.6 Main program flow chart

3 結束語

經測試表明，所設計的信號源，可以實現多種波形輸出。輸出信號頻率在1 Hz～2 MHz范圍，可通過鍵盤進行設置分段調節，頻率步進間隔可達10 Hz。可靈活設置輸出信號的電壓值，在50 Ω負載條件下，信號的電壓峰-峰值Vopp在0～5 V范圍內可調，調節步進間隔為0.1 V。系統同時可實時顯示輸出信號的類型、幅度、頻率和頻率步進值，具有較高應用價值。

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