基于FPGA的布撒傳感器節點設計

張國義 ，王 越 ，王 卓 ，韓 琪

（1.西北工業大學 現代設計與集成制造技術教育部重點實驗室，陜西 西安 710072；2.61683 部隊，北京 100094；3.北京神州數碼思特奇信息技術股份有限公司，北京 100085；4.北京航天發射技術研究所，北京 100076）

無線傳感器網絡 WSN （Wireless Sensor Network）具有快速布置、網絡自組織和系統容錯的特點，這使它成為C4ISRT所希望的感知技術，也使WSN成為對戰場進行監測一個好手段。美國國防部高級規劃署（DARPA）多年前就啟動了 Sensor IT（Sensor Information Technology）計劃，其目的就是將不同類型的傳感器、可重編程的通用處理器和低成本無線通信技術組合起來，自主建立一個廉價的大規模高密度的網絡系統。本文基于遠程火箭布撒的傳感器子彈應用要求，研究了基于FPGA的傳感器節點。

WSN體系結構如圖1所示，通常包括傳感器節點、匯聚節點、外部網絡和用戶界面。采集傳感器節點部署在感知區域內部或附近，能夠通過組織構成網絡，傳感器節點將采集到的數據經過單跳路由傳輸到傳感器節點，再由傳感器節點通過外部網絡傳送到處理中心進行集中處理[1-5]。

1 傳感器節點中頻接收機的構成和功能

某傳感器節點中頻接收機以中頻70 MHz、帶寬10 MHz的BPSK調制信號作為處理對象，實現對中頻接收信號的數字化、下變頻、解調并輸出。其硬件平臺是A/D采樣模塊、數字下變頻器模塊、數字信號處理模塊。首先是對中頻信號進行數字化，這個工作由A/D轉換模塊來完成，方案選擇的是ADI公司的A/D芯片AD9236[6-7]，本系統采用Gray-Chip公司的寬帶數字下變頻器GC1012B對中頻A/D采樣后的數字信號進行下變頻[8]處理，FPGA作為數字信號處理模塊完成數據解調和A/D采樣控制功能。本方案對數字下變頻算法的FPGA實現也做了研究，這樣就為FPGA單獨實現下變頻打下基礎，使整個方案更加靈活和開放。

圖1 WSN體系結構

由于傳感器節點接收的信號是WSN采集節點的數據，其帶寬遠大于一般采集節點接收機，中頻載波為70 MHz。

1.1 系統的硬件平臺

某傳感器節點中頻接收機的硬件構成圖如圖2所示。

圖2 傳感器節點中頻接收機的硬件構成圖

根據軟件無線電實現思想的不同，硬件平臺可以有兩種方案選擇。

（1）如圖2所示，某傳感器節點中頻數字化接收機分為模擬部分和數字部分。ADC模塊在完成A/D變換后以12 bit的二進制補碼方式并行輸出。A/D采樣后的數字信號由硬件實現數字下變頻：數據傳送到FPGA后直接送至專用芯片GC1012B，由GC1012B實現數字下變頻。GC1012B完成數字下變頻后的輸出為I、Q兩路16 bit并行數據，將I、Q路返回FPGA進行解調同步處理，再由串口輸出基帶信號。在調試中，每個模塊輸出的信號都可通過FPGA以8 bit并行方式傳送數據至主機，再由主機利用MATLAB分析軟件進行頻譜和信號的分析。整個中頻接收機由同一個晶振提供時鐘，從而實現采樣輸出信號和數字下變頻輸入信號的同步。該方案相對簡單實用、采樣率高、運行穩定。

（2）在FPGA中用軟件實現數字下變頻，模擬信號經過A/D變換后的數據傳送至FPGA，由FPGA實現數字下變頻及解調功能，處理出來的基帶信號由串口輸出。

方案（2）比方案（1）復雜、采樣率更低，但軟件化的程度更高，通用性和靈活性更好，具有更好的前景，具有研究的價值。本文將討論基于FPGA的數字下變頻算法。

本方案的A/D模塊選用ADI公司的AD9236芯片作為A/D轉換模塊，其外圍電路用AD8138做差分信號放大器。

在DDC模塊中，其主要部分是Gray-Chip公司的寬帶中頻數字下變頻器GC1012B，能將輸入頻率為0～100 MHz、帶寬為0～50 MHz的數字信號下變頻為零中頻的基帶信號，在完成數字下變頻后還可以通過內部的抽取器降低采樣頻率。GC1012B工作時由FPGA作為控制器來讀寫控制字。

本系統的FPGA芯片既作為控制器，又作為數字信號處理器，主機通過JTAG口把程序下載到FPGA芯片上以完成對GC1012B的控制和數據解調的功能。FPGA選用Altera公司的CycloneⅡEP2C5芯片。

1.2 模數轉換模塊的設計

模數轉換模塊主要由驅動放大器、A/D轉換器和時鐘電路三部分組成，此外，還可以加上RAM和抗混疊濾波器。系統選用ADI公司的AD9236轉換芯片，AD9236是12 bit的單片式模數轉換器，其片內含有采樣保持電路。AD9236采樣速率可達到105 MHz，其模擬帶寬達500 MHz，它在整個工作頻率范圍內都具有較好的動態性能指標。AD9236模擬輸入+5 V電源供電，輸出為3.3 V CMOS/TTL電平，片內含基準源。為了滿足其采樣要求，輸入的模擬信號和采樣時鐘采用差分輸入。AD9236輸出碼為12 bit并行輸出的二進制補碼形式。

圖3為系統的A/D模塊的電路圖。輸入的中頻模擬信號經過AD8138放大，在變為差分信號后傳輸至AD9236的差分輸入端，在差分時鐘的驅動下，AD9236把輸入的模擬量變為數字量，并以12 bit二進制補碼的形式輸出。為避免互相干擾，分別用兩個電源模塊為時鐘電路和模擬電路供電。

圖3 A/D模塊電路圖

2 傳感器節點數字下變頻的FPGA實現

隨著電子設計自動化（EDA）和芯片技術的發展，設計者可以大規模可編程邏輯器件為設計載體，以硬件描述語言來表達系統設計，以計算機開發系統作為FPGA/DSP系統設計的工具，自動完成數字化集成電路的設計。采用自頂向下的設計方法，即把系統高級抽象的初始功能定義分解成具體的低一級的子功能模塊，分解過程一直到設計可以用簡單電路實現的功能模塊組成為止。

2.1 傳感器節點中頻接收機數字下變頻的數學模型

傳感器節點中頻接收機中采用專用芯片GC1012B來實現數字下變頻的功能，其優點是集成度高，應用方便，但是其不夠靈活的缺點并不符合理想的軟件無線電系統。因此，研究在FPGA中用軟件的方法實現下變頻是必要的。FPGA芯片具有大規模的內部邏輯陣列和豐富的連線資源，適合作數字信號處理系統。但是在FPGA中缺乏實現乘加運算的有效結構，而數字下變頻算法中的乘加算法需要大量的濾波器。因此FPGA長期以來一直用于系統邏輯或時序控制中，較少有在信號處理方面的應用。

數字下變頻原理圖如圖4所示。系統實現數字下變頻的模型和上文介紹過的單通道軟件無線電接收機數學模型在原理上其實是一樣的，本文討論了FPGA實現數字下變頻具體的組成部分。

圖5 數字下變頻原理圖

從圖4可以看出，數字下變頻（DDC）可以分為兩部分：數控振蕩器（NCO）受控產生本振信號 cos（ωcm）、sin（ωcm）在混頻器里和輸入信號相乘；低通濾波器和抽取器（D），抽取器起到降低碼速率作用，可以減輕后續數據處理的壓力。此外，由于需要提供本地的載波相位ωc，需要用于載波同步的數字鎖相環（DPLL）從輸入的信號中提取ωc。

圖5 數字下變頻的頻譜示意圖

圖5為數字下變頻過程中信號頻譜變化。假設帶通信號中頻為 70 MHz，帶寬為 10 MHz，其頻譜如圖 5（a）所示，使用帶通信號的解析信號即：Z（t）=x（t）+H[x（t）]畫頻譜，H[x（t）]是 x（t）的 Hilbert變換。通過采樣頻率為40 MHz的 A/D采樣后，帶通信號頻譜如 5（b）所示，帶通信號中心頻率分別出現在…，-90 MHz，-70 MHz，…，30 MHz，70 MHz…，頻譜以 40 MHz為周期重復出現。混頻之后頻譜如 5（c）所示，其中，有用的頻譜被搬移到 0中頻。 圖 5（d）中的低通濾波器用來濾除 I（n）、Q（n）頻譜分量之外的信號，這樣低通濾波器的通帶截止頻譜應該為 I（n）和 Q（n）頻譜分量中對應的最高頻率，即 5 MHz，但是濾波器的阻帶截止頻率應小于信道間隔的一半，所以取10 MHz。在-20 MHz～20 MHz范圍之內的數字下變頻后的信號在-5 MHz～5 MHz上有譜線，如圖5（e）所示，可見整個頻譜以40 MHz為周期重復。

2.2 FPGA實現數字下變頻

FPGA實現數字下變頻原理圖如圖6所示。采樣信號分成兩路，一路由鎖相環（costas環）提取調制信號的載波相位ωc后，再提供給數控振蕩器控制產生本地余弦信號；另一路信號直接傳送到乘法器，和本地余弦信號進行混頻。混頻后的信號經過低通濾波器濾波后，再送到抽取器以降低碼速率，最后以二進制碼形式輸出。其算法流程圖如圖7所示，A/D采樣后輸入數據是以二進制補碼的形式表示的，在經過二進制和十進制程序轉換后變為整數分兩路分別進行處理。其中一路在數據轉換完成之后（rdyl=1）即進入混頻器；另一路信號進入鎖相環去提取本地載波，本地載波就是數控振蕩器的輸入相位。數控振蕩器的輸入為10 bit二進制無符號數（相位），其輸出數據為二進制補碼（正弦值）的查找表，即數控振蕩器兩端都要進行數據的轉換，將轉換結果送入混頻器。兩路數據信號rdy1和rdy2都進入判決器，如果rdy1和rdy2同時為1，則表明兩路數據都準備好了，這時混頻開始。

圖6 FPGA數字下變頻框圖

在混頻完成之后是濾波過程，同樣，濾波器也帶有rdy信號，在濾波完成后將 rdy置1，數據再被送入抽取器中，最終數據轉換成8 bit二進制輸出。

2.3 數字下變頻算法的MATLAB仿真

系統設計中用MATLAB程序產生仿真信號源并仿真數字下變頻的算法，根據輸出信號的頻譜來仿真算法是否能完成數字下變頻的功能，系統采用BPSK調制信號來進行信號仿真[6]。

BPSK調制信號：

（1）輸入帶寬為 10 MHz，載頻為 70 MHz的 BPSK調制信號，取信號幅度為128并疊加高斯白噪聲，在經過采樣頻率為40 MHz的采樣之后，信號頻譜的仿真結果如圖8所示，其中的橫坐標經過采樣頻率40 MHz的歸一化，所以圖8中的0.5代表20 MHz，對比圖 5（b），可知其中心頻率是一樣的均在 10 MHz、-10 MHz處。

（2）混頻過程之后的信號。將BPSK調制的被采樣信號與頻率為10 MHz、經過40 MHz采樣的余弦波混頻之后，其中 I路的信號頻譜仿真結果見圖 8（b）所示可以看出，其頻譜被搬移到了0、20 MHz、-20 MHz位置，與圖5（c）相對應。由于載波信號正好是 128×cos70/40·2π·m=128×cosπ/2·m，BPSK 調制信號并與正弦信號混頻后總是等于0，即Q路信號頻譜為噪聲與正弦信號混頻后的頻譜，圖中即可不畫了。

（3）濾波過程之后的信號。I路的混頻后信號再通過5 MHz通帶截止頻率，阻帶截止頻率10 MHz的22階的低通濾波器濾波后，信號頻譜的仿真結果如圖 8（c）所示，可以看到，除基帶信號外的-20 MHz和20 MHz的信號已經被濾波器濾掉，這樣就只剩下帶寬為10 MHz基帶信號，與圖 5（e）相對應。

可以看出，BPSK調制信號數字下變頻的信號頻譜變化過程都與圖5一樣，說明數字下變頻算法的設計符合前面的數學模型，可以正確完成信號數字下變頻的功能。

本文中的傳感器節點中頻接收機是為了滿足區域偵查通信的需要，工作在2.4 GHz自由頻段，中頻工作在70 MHz，數據采用RS編碼和BPSK調制方式。在實驗室環境中，對本文設計的傳感器節點中頻接收機的功能進行驗證，結果表明，該接收機能夠實現對載波頻率的快速跟蹤和鎖定，對于碼速率不大于2 Mb/s，信號強度動態范圍在-8 dBm～+16 dBm范圍內的信號，可以實現誤碼率接近理想BER曲線（實際測量曲線偏離理想曲線3 dB以內）的解碼。因此，該傳感器節點中頻接收機滿足設計指標。

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