600MHz CMOS 鎖相環頻率綜合器設計

紀 娜, 何國榮

(楊凌職業技術學院電子信息工程系,陜西楊凌712100)

0 引言

在現代通信系統中,鎖相環已經變得無處不在,其廣泛用于時鐘恢復電路,頻率(相位)調制解調電路,頻率綜合器電路等。尤其是如今通信電路,計算機工作頻率[1]越來越高,為消除內部時鐘和外部參考時鐘的不同步,如為發射器和接收器提供時鐘同步,以及產生更高的時鐘頻率,具有鎖相回路結構的頻率綜合器和時鐘同步電路變得日益不可缺少。

利用CMOS工藝設計鎖相環電路,加入分頻電路,用于頻率綜合器。電路采用電荷泵鎖相環結構,可通過調整MOS管尺寸,來調整電荷泵電流,同時電荷泵結構對外部供電電源波動不敏感,改善了整個環路性能。另外系統片內集成了環路濾波器,減少了系統噪聲。

1 鎖相環模型

一個典型的電荷泵結構鎖相環[2]包括鑒相器、電荷泵、環路濾波、壓控振蕩器、分頻器(可選)這幾個模塊,線性化的鎖相環模型[3]如圖1所示。

鑒相器輸出可表示為:ud=Kdθe,其中Kd為相位鑒相器增益,θe為相位鑒相器輸入信號相位差。

由于電荷泵存在泄漏電流Ileak,會導致相位偏移θε=2π其中,IP為電荷泵輸出電流,由此得出電荷泵傳輸函數:

圖1 線性化鎖相環模型

設環路濾波器傳輸函數為F(s),對于不同結構和階數的環路濾波器有不同的傳遞函數。

壓控振蕩器輸出信號角頻率ω2(t)=ω0+K0uf(t),其中ω0為壓控振蕩器的中心角頻率,K0為壓控振蕩器的增益,uf(t)為壓控振蕩器的輸入控制電壓。這里需要得到輸出相位θ2(t)模型的傳遞函數,由于,θ2(t)=,拉普拉斯變換得壓控振蕩器傳遞函數即壓控振蕩器充當了積分器的作用。

分頻器用于將壓控振蕩器產生信號頻率 N分頻,同時也可以理解為將壓控振蕩器產生信號相位除以N,因此分頻器在模型中作用就相當于一個增益為1/N的增益模塊。

2 電路設計

設計的鎖相環基本模塊包括圖1所示的5個模塊:鑒相器,電荷泵,環路濾波,壓控振蕩器,分頻器。

2.1 鑒頻鑒相器(PFD)

鑒相器功能是檢測兩個輸入信號相位差,同時產生與相位差大小相關的輸出信號。一般常用鑒相器有異或門(XOR),模擬乘法器(Multiplier),鑒頻鑒相器(PFD)。設計采用鑒頻鑒相器,鑒頻鑒相器檢測輸入參考電壓和經環路反饋回來的反饋信號的相位差和頻率差,如果這兩個信號存在相位差或頻率差,鑒頻鑒相器會輸出“Up”或“Down”信號,以此調節壓控振蕩器的輸出。設計中,由于存在電荷泵的設計,這里的鑒頻鑒相器又叫電荷泵鑒頻鑒相器(CPPFD)。“Up”信號會通過電荷泵增加環路濾波器電容上電荷量,以此增加壓控振蕩器的輸入控制電壓,壓控振蕩器振蕩頻率升高;“Down”信號會通過電荷泵減少環路濾波器電容上電荷量,以此減小壓控振蕩器的輸入控制電壓,壓控振蕩器振蕩頻率降低。壓控振蕩器輸出頻率又通過反饋信號影響鑒相器工作,以此構成一個閉環控制系統。

鑒頻鑒相器較其他鑒頻鑒相器,比如異或門鑒頻鑒相器[4](XORPFD),更適合此次整個設計系統的架構。另外,鑒頻鑒相器還有占用芯片面積小的優點。

圖2 PFD原理圖

圖3 PFD電路仿真圖

PFD原理圖如圖2所示。PFD原理圖設計鑒頻鑒相器主要有兩個帶清零端(高電平有效)的D觸發器[5]構成,輸入分別為參考輸入信號和系統環路反饋信號,輸出為“UP”和“Down”信號。此電路輸出有4個狀態[6]:(1)UP=0,Down=0;(2)UP=1,Down=0;(3)UP=0,Down=1;(4)UP=1,Down=1。其中狀態(4)不能維持,因為兩個同時為“1”的輸出,經過與門,再輸入到兩個D觸發器的清零端,兩個輸出即變化為“0”。所以上述的狀態(1),(2),(3)構成有限狀態機,輸入頻率較高的D觸發器輸出的高電平維持時間大于輸入頻率較高的D觸發器輸出。

PFD電路仿真圖如圖3所示。電路仿真取Vin相位滯后于參考(反饋)信號Vref,“Down”輸出脈沖為兩個輸入信號相位差,此信號施加于后級電路,使后級電路產生反饋信號“等待”Vin,以縮小二者相位差。反之,“UP”信號作用于后級電路,使后級電路產生反饋信號“追趕”Vin,同樣縮小二者相位差。

2.2 電荷泵(Charge-Pump)和環路濾波器(Loop-Filter)

由鑒頻鑒相器輸出的雙路“UP”,“Down”信號[7],需要轉變成單端的電壓(電流)信號去驅動后級的的環路濾波器。一般采用兩種方法實現,一種是三態(tri-state)輸出,實現輸出的高阻態,低電平,高電平輸出。這種電路最大問題是電源電壓波動對輸出高電平的影響;這里采用第二種方法,電荷泵實現。“Up”信號通過一級反相器電路反相后控制P型MOS管M7的通斷。M3,M4,M5,M6,M8構成電流鏡電路[4]為電荷泵提供參考電流。電荷泵主要是根據鑒頻鑒相器輸出的“UP”,“Down”信號,調整后級環路濾波器電容上電荷大小,當輸入信號相位領先反饋信號時,“UP”信號高電平維持時間長于“Down”信號,M7導通,電荷泵通過M7給C1充電,增加濾波器電容上電荷,濾波器輸出電壓增大,驅動后級壓控振蕩器輸出頻率增加。反之,減少濾波器電容上電荷,后級壓控振蕩器輸出頻率降低。具體實現電路如圖4所示。

環路濾波器輸出控制壓控振蕩器所需的電壓,對整個鎖相環系統起著重要作用,對系統對信號的鎖定時間有著直接聯系。另外,如果環路濾波器參數選取不正確,系統會對電路小的擾動十分敏感[8]。為補償前級和后級的信號相位損失,同時由文中第二部分的理論分析可知:后級壓控振蕩器對系統引入一個極點,本級濾波器也會引入一個極點,使得系統穩定性減低,此處環路濾波器設計成電阻和電容串聯形式,增加系統穩定性。為防止電流注入電容引起較大的電壓跳躍,同時為有助于減小鎖定時間,還需一個與此并聯的電容C2,C2取值一般為C1的1/10[9]。當相位差緩慢變化時,電荷泵輸出電流線性地對C2,C2充電,起到求均值作用。當相位差變化迅速時,電荷泵只是驅動電阻R,(因為C2容值較小,用來阻止電荷泵電流跳變引起的后級電路的跳變)沒有起到求均值作用,可快速影響后級的壓控振蕩器。但在設計中,若按此值系統會出現不穩定,同時系統鎖定時間較長。設計中,兩個電容值比較接近。另外電容值的選取還與系統設置的阻尼系數有關系。

圖4 電荷泵和環路濾波器原理圖

2.3 電流饑餓型壓控振蕩器(VCO)

壓控振蕩器產生鎖相環系統的輸出,設計采用電流饑餓型壓控振蕩器[10],相比于其他類型的振蕩器,電流饑餓型結構最大優點是電路結構無需集成無源器件電容從而節省了面積。M4,M5用作反相器,M3,M6用作電流源,M3,M6構成的電流源控制著流過M4,M5的電流大小,即反相器處于電流饑餓狀態。M1,M2端漏電流相等,大小由輸入控制電壓決定,流過M1,M2的電流在每一級的電流源中被鏡像。電路中每級反相器傳輸延時正比于流過反相器的電流大小,因此可以通過外部控制電壓有效的調整反相器傳輸延時。同時壓控振蕩器的振蕩頻率與各級反相器的輸入輸出總電容直接相關,設計時通過調整晶體管尺寸得到合適的正當頻率。類似于多級反相器構成的環形振蕩器,電流饑餓型壓控振蕩器,也需要奇數個反相器電路前后,首尾相連,才能振蕩,設計中一共用了5級反相器。壓控振蕩器輸出經過M7,M8構成反相器緩沖輸出,調整波形。

N級(奇數)反相器串聯振蕩頻率:FOSC=1/NT;

其中 T=CtVDD/ID為反相器寄生電容充放電所用總時間,Ct為反相器等效輸入輸出總電容。

圖5 壓控振蕩器原理圖

圖6 輸出頻率與控制電壓關系

輸出頻率與控制電壓關系如圖6所示,輸出頻率在控制電壓約為1V到3V范圍內隨控制電壓線性變化,即此范圍內的VCO增益K0為恒定值,其調諧范圍為200MHz～700MHz。

2.4 分頻器(Divider)

D觸發器反相輸入端與數據輸入端D相連,此時D觸發器功能和T觸發器輸入端接高電平相同,輸出即為輸入頻率的2倍。以此構成方法,后級繼續級聯,即可形成2,4,8…分頻輸出。設計中通過4級D觸發器的級聯構成16分頻輸出電路。

圖7 十六分頻電路原理圖

圖8 分頻電路仿真圖

3 鎖相環系統仿真

整個鎖相環電路設計采用AMI 0.6μ m工藝,仿真工具為Cadence的Spectre,仿真溫度設為27℃。電路供電電源電壓5V,輸入信號40MHz方波。環路濾波器輸出仿真如圖9,從仿真結果可以看出環路濾波器輸出開始階段出現一段振蕩現象,大約 1μ S左右,電路鎖定,輸出穩定。圖10為對VCO輸出信號做512點FFT頻譜分析,從仿真結果可以看出輸入40MHz的信號,與壓控振蕩器輸出16分頻比較,鎖定狀態下,壓控振蕩器穩定輸出640MHz。圖11為整個系統的版圖設計,版圖面積0.26mm×0.26mm。

圖9 環路濾波器輸出仿真圖

圖10 640MHzPLL系統輸出頻譜圖

圖11 系統版圖設計

4 結束語

設計并仿真了600MHz輸出的鎖相環倍頻系統,結果顯示系統工作穩定。設計中并沒有一味追求先進工藝,在較為普通的工藝條件下,結合系統特性,提出電荷泵結構的鎖相環系統,通過合適的電路設計和折衷,同樣可以達到較高的性能。當然系統還有較多需要完善的,諸如噪聲特性,帶寬等。另外還沒有經過流片后的測試。

[1] I Young,J Greason,K Wong.PLL clock generator with 5 to 10MHz of lock range for microprocessors[J].IEEE J.Solid-State Circuits,1992,27:1599-1607.

[2] Gardner F M.Charge-pump phase-lock loops[J].IEEE Trans Commun,1980,28(11):1849.

[3] Crawford J A.Frequency synthesizer design handbook[Z].Artech House,Inc.1994.

[4] Behzad Razavi.陳貴燦,程軍譯.Design of Analog CMOS Integrated Circuits[M].西安:西安交通大學出版社,2003.

[5] Yubtzuan Chen,Chih Ho Tu,Jein WI.A CMOS Phase Frequency Detector with A High Speed Low Power D Type Master Slave Flip-flop[J].45th Midwest Symposium on Circuits and Systems,2002,3:389-392.

[6] Roland E Best.鎖相環設計、仿真與應用[M].北京:清華大學出版社,2003.

[7] B Razavi.Monolithic Phase-Locked Loops and Clock Recovery Circuits[J].IEEE Press,1996:1-39.

[8] J F Parker,Daniel Ray.A 1.6 GHzCMOS PLL with on Chip Loop Filter[J].IEEE Journal of Solid State Circuits,1998,33(3):337-343.

[9] Toyama M,Dosho S,Yanagisawa N.A design of a compact 2GHz-PLLwith a new adaptive active loop filter circuit[J].IEEE Symp VLSI Circuits Dig Tech Papers,2003:18.

[10] Jacob Baker.劉艷艷,張為譯.CMOS電路設計與仿真[M].北京:人民郵電出版社,2008.