基于NiosⅡ的圖像數據采集轉發系統的設計

李 斌，張會新

(中北大學a.電子測試技術國家重點實驗室;b.儀器科學與動態測試教育部重點實驗室，山西 太原030051)

責任編輯:魏雨博

隨著空間探測技術的發展和生活應用中數字化時代的到來，人們對數字圖像信息的需求量越來越大，以圖像處理、圖像數據傳輸和存儲為重要組成部分的信息技術取得了快速的發展。在空間遙測領域圖像信息包括的內容豐富、圖像細膩，在經過采集裝置轉化后形成的數字量巨大，所以在進行圖像數據處理時需要大容量的存儲器和很寬的數據傳輸帶寬[1]。然而，在某些無線遙感領域，比如星載遙測和雷達圖像采集等領域，圖像采集的精度高、數據量大，采集器本身無法長時間的實時存儲和處理這些大批量的數據，需要將數據傳輸至地面處理，這就需要一種高效的圖像信息傳輸方式。這種傳輸一方面可以將采集器采集到的數據進行實時接收存儲，另一方面還可以在采集器空閑時將已經存儲的采集數據以較低的速度傳至地面。這就有效地解決了圖像采集設備短時間內大量數據的傳輸問題，在無線傳輸和遙測采集領域具有廣闊的應用前景。本文依靠現有技術設計了一種可接收、存儲和轉發圖像數據的系統，該系統具有處理速度快、設計靈活性高、有可配置性和可重構性的特點[2]。

1 系統總體設計

1.1 系統組成

本系統主要由圖像數據采集轉發裝置、地面測試臺及上位機軟件組成。圖像數據采集轉發裝置主要完成兩路圖像數據的接收、緩存、編幀和轉發;地面綜合測試臺主要負責兩路圖像信號源的提供，以及對裝置的功能及狀態的測試，并完成對轉發數據的接收和上傳上位機處理;配套上位機軟件主要完成轉發圖像數據的存儲、顯示和準確性分析。圖像數據采集轉發系統的連接關系如圖1所示。

圖1 系統連接框圖

1.2 系統原理

如圖2所示，整個裝置電路部分由LVDS接收模塊、基于FPGA的嵌入式SOPC控制系統、數據緩存模塊和數據轉發模塊4個部分組成。LVDS圖像數據接收模塊使用專用解串芯片，實現串行圖像數據轉換為并行數據，并存儲到相應的圖像緩存中[3]。因系統接收圖像數據速率遠大于下發圖像速率，即數據輸入大于數據輸出，為了保證單幅圖像數據連續18幀不丟失，單路圖像數據緩存的容量至少應為18幀圖像的數據量。主存儲模塊使用2片容量為32 Mbit的高速PSRAM以保證圖像數據的緩存。嵌入式的SOPC軟核是整個系統的中央處理器，控制完成圖像數據的解串、編幀、緩存、轉發及其他輔助時序。數據轉發模塊需要連續不間斷地進行數據轉發，所以系統設計中采用內部FIFO進行轉發數據的速率匹配，保證當系統正在接收另外一路圖像數據時或者在處理其他操作時，下發數據仍然可以無縫傳輸。系統在接收數據和將數據傳輸至FPGA處理之間進行了隔離，隔離前后采用了不同的電源供電。數據轉發模塊在地面測試時與地面測試臺連接，測試臺通過USB將數據上傳上位機實現數據分析與驗證。

圖2 電路設計原理框圖

2 硬件電路關鍵技術設計

SOPC(可編程的片上系統)的硬件系統是指可以完成嵌入式處理器系統搭建的硬件結構。由于整個SOPC系統包括很多模塊，在系統運行時需要大量的程序和數據存儲空間，而FPGA內部的空間資源在系統設計中十分寶貴，所以將SOPC系統放在單獨的存儲空間內運行。Altera公司的SOPC提供的專用IP核中有SRAM控制器和SDRAM控制器。因此系統設計時，在FPGA外圍設計了作為SOPC軟核處理器內存的硬件結構SRAM和SDRAM。SRAM和SDRAM在嵌入式系統中經常作為程序存儲器或者數據存儲器使用，在軟核運行時可以將處理器的程序和數據分別放在SRAM和SDRAM中，SRAM和SDRAM的電路如圖3所示。

圖3 SRAM和SDRAM電路設計

在接收圖像數據時，要求接收時鐘與工作時鐘嚴格同步，而SOPC系統在實現數據時鐘同步和接收速度等方面存在不確定性，所以本系統設計了接收單幅圖像數據的前段緩存。由于Altera公司的二代NiosⅡ處理器是基于32位操作系統的，為了不浪費資源和便于同處理器在圖像轉存時直接操作，在單幅圖像的緩存設計上優先考慮使用32位的存儲介質，或者對16位的存儲介質并行擴展。從兩類單幅圖像的數據量來看，圖像1最大數據量為320×240×16 bit的圖像連續18幅，即320×240×16 bit×18約為2 700 kbyte，圖像2最大數據量為320×230×8 bit的圖像連續8幅，即320×230×8 bit×8約為575 kbyte。按最大單幅數據量計算，如果采用雙片存儲介質并行擴展設計，要求單片存儲量不小于1 350 kbyte，并且要求存儲速度時間不大于125 ns。按以上要求本文選用容量為2 M×16 bit的偽靜態隨機存取存儲器(Pseudo SRAM，PSRAM)RMP216MAAF芯片[4]。

PSRAM的寫時序如圖4所示，由WE信號控制寫操作時，CS信號為低，ZZ信號為高，當WE信號為低電平時可以在地址總線的觸發下實現數據的寫入。在設計中采用字節寫入的方式，所以LB和UB信號全部為低電平。

PSRAM的讀時序如圖5所示，由地址信號控制讀操作時，CS信號為低，ZZ信號為高，OE信號為低，WE信號為高，在地址信號的觸發下實現數據的讀出。在設計中采用字節讀出的方式，所以LB和UB信號為低電平。

本文采用2片PSRAM對圖像數據的接收進行并行位寬擴展，這樣就形成了2 M×32 bit容量的單幅圖像數據接收端，遠大于任務要求的最大單幅圖像數據量。在LVDS解串器將圖像數據轉換為并行數據后，FPGA控制邏輯將相鄰每兩個圖像數據合并成一個32位的數據寫入PSRAM，在一幅圖像數據接收完畢后，中間會間隔3～5 s，在這段時間內NiosⅡ處理器會將PSRAM中的圖像數據轉存至SDRAM中，然后PSRAM再準備接收第二幅圖像數據。數據在SDRAM中的存儲是按幀存儲的，在轉存圖像數據的同時，處理器也在連續不斷地將SDRAM中的圖像數據編幀后轉發至FIFO中。在接收完第二幅圖像后會間隔60 s，這時處理器有足夠的時間完成第二幅圖像的轉存和兩幅圖像數據的轉發[5]。圖像數據如上所述循環接收，數據緩存接收電路連接如圖6所示。

3 系統軟件關鍵技術設計

本系統軟件的關鍵技術是NiosⅡ軟核程序設計[6]。軟核程序設計是在NiosⅡIDE環境中編寫C語言程序，并結合軟核外部VHDL模塊完成圖像數據的緩存、編幀和轉發[7]。軟核程序流程如圖7所示。

圖7 軟核程序流程圖

NiosⅡ處理器在上電復位以后，首先進行初始化，然后進入轉發模式，判斷SDRAM中有無圖像數據，若有將轉發有效數據，否則轉發自檢數據;然后再進入轉存模式，判斷PSRAM中一幅圖像是否接收完畢，若接收完畢，根據圖像的類型和這幅圖像的總幀數，進行逐幀轉存至SDRAM，否則等待圖像接收完畢。整個過程中處理器程序在連續不斷地判斷，所以程序的功能是在圖像轉存和圖像轉發模式中不斷地切換。

4 實驗結果分析

如圖8為計算機終端顯示的轉發圖像數據，圖9為上位機處理后還原出的圖像。測試結果顯示，接收數據正確無誤，還原圖像清晰完整。

圖8 轉發圖像數據(截圖)

5 結論

圖9 圖像還原(截圖)

本文圍繞遙測圖像采集系統中圖像數據的傳輸、接收、存儲和轉發展開研究，提出了采用嵌入式處理器NiosⅡ作為主控制器的設計方案。結合實際數據存儲應用要求，研究了大容量高速PSRAM的存儲特點，采用了并行位寬擴展的數據存儲方式，實現了高速圖像數據的大容量緩存。測試結果表明系統工作穩定、性能可靠，具有一定的實用性。

[1]王玉峰.基于SOPC的圖像采集處理系統設計[D].吉林:東北電力大學，2008.

[2]孟令軍，彭晴晴.陣列存儲在遙測圖像采集系統中的應用[J].電視技術，2011，35(8):65-67.

[3]陳昱同.基于LVDS的高速遠程測試系統設計[D].太原:中北大學，2008.

[4]彭晴晴，孟令軍.基于NiosⅡ的PCI Express接口卡的設計[J].計算機測量與控制，2012(2):523-525.

[5]葛保建.基于SOPC的軟硬件協同設計平臺的研究與實現[D].武漢:武漢科技大學，2008.

[6]陳志星.基于NiosⅡ的視頻采集系統設計[D].武漢:武漢理工大學，2010.

[7]郭錚，劉文怡，馮妮.基于FPGA多通道高速數據采集存儲器設計[J].電視技術，2012，36(17):55-57.