基于FPGA高速線陣CCD的驅動電路設計*

喻依虎，孟麗婭，岳陳平

（重慶大學 光電技術及系統教育部重點實驗室，重慶 40030）

線陣電荷耦合器件CCD(Charge Coupled Device)是一種以電荷信號為載體的圖像傳感器，能夠把光學影像轉化為電荷信號。線陣CCD的光敏像元緊密地排成一行，它具有傳輸速度快、密集度高與可靠性好等一系列優(yōu)點，廣泛應用于掃描儀、工業(yè)非接觸尺寸的高速測量和大幅面高精度實物圖像掃描等工業(yè)現場的檢測、分析與分選領域[1]。其應用系統的關鍵技術在于CCD的驅動電路能否使其工作在最佳狀態(tài)。

傳統的驅動方法主要偏重于分立式電路的實現，調試比較困難，靈活性較差[2]。而單片機驅動方法雖然編程靈活，但是驅動頻率比較低[2]。基于以上問題，本文以TCD1706D的線陣CCD為例，利用FPGA內部硬件資源的可編程性,設計一種高速線陣CCD的驅動電路[3-4]。通過對TCD1706D的驅動時序的分析，使用Verilog語言對電路進行設計，并利用Quartus II對所設計的電路進行時序仿真[5]。通過實驗驗證,該電路可以使TCD1706D在10 MHz的驅動頻率下穩(wěn)定工作。

1 TCD1706D工作原理

TCD1706D是一款高靈敏度、低暗電流的具有7 400個有效像元的線陣 CCD，像元大小為 4.7 μm×4.7 μm，中心距為 4.7 μm，陣列長度為 34.8 mm，4路并行輸出，最高工作頻率為25 MHz。其驅動時序圖如圖1所示。

TCD1706D的驅動時序由SH轉移脈沖信號、Φ1A/Φ2A/Φ2B移位脈沖信號、CP鉗位脈沖信號和 RS復位脈沖信號6路脈沖信號組成。當SH為高電平時，感光陣列與移位寄存器之間導通，光敏區(qū)存儲的信號電荷就轉移到對應的移位存儲器中；當SH為低電平時， 信號電荷在 Φ1A/Φ2A/Φ2B移位脈沖信號的作用下，依次從4路輸出端口輸出電荷。由圖1可知，該CCD首先輸出64個虛設單元的信號電荷，然后輸出1 850個有效信號電荷，因此,在積分時間內，移位脈沖信號的個數必須大于1 910個。

2 TCD1706D驅動時序的分析

為了使線陣CCD工作在最佳狀態(tài)，6路脈沖信號之間需要滿足一定的關系。各時序間關系圖如圖2所示。

在轉移信號SH為高平之前，移位信號Φ1A至少提前t1時間輸出高電平，鉗位脈沖CP下降沿與SH上升沿時間間隔為t18。當SH變?yōu)榈碗娖綍r,移位信號Φ1A需要延時 t5輸出頻率為 10 MHz、占空比為50%的脈沖信號。復位脈沖RS與鉗位脈沖CP是頻率相同相位不同的脈沖波，其中RS下降沿與CP下降沿的時間間隔為t17。鉗位脈沖CP的下降沿比SH的上升沿超前t18，復位脈沖RS的上升沿比SH下降沿滯后t19。移位信號Φ1A與Φ2A、Φ2B頻率相同，相位相反。在移位信號φ2B的高電平中必須包含一個復位脈沖RS與一個鉗位脈沖CP。各時間關系如表1所示。

3 驅動時序的設計

為了滿足CCD驅動時序的要求，采用了Altera公司的EP2C8Q208C8N芯片作為時序發(fā)生器。其外部的晶振頻率為50 MHz。為了滿足CCD的10 MHz工作頻率，利用Quartus II軟件自帶的鎖相環(huán)PLL IP核生成80 MHz用于產生CCD驅動時序的系統頻率。通過一個Moore有限狀態(tài)機來實現6路信號的輸出，其時序狀態(tài)圖如圖3所示。

表1 時間關系表

將6路信號的時序關系分為5個階段：Cnt=3即移位脈沖Φ1A先輸出半個時鐘周期;Cnt=39即t1為500 ns;Cnt=119即SH的脈沖寬度t3為1 500 ns;Cnt=48即t5為600 ns；Cnt=59 999，即設置光積分時間為 750 μs。

轉移信號SH在狀態(tài)state2輸出高電平，其他狀態(tài)輸出低電平。位移信號Φ1A在狀態(tài) state1、state2、state3輸出高電平，在狀態(tài)state4輸出頻率為10 MHz、占空比為50%的方波信號，從而實現了其上升沿超前轉移信號SH的上升沿 500 ns，下降沿滯后轉移信號SH的下降沿600 ns。對位移信號Φ1A取反即得到位移信號Φ2A、位移信號 Φ2B。

由圖2可知，復位信號RS的上升沿滯后轉移信號SH的下降沿 t19。故在 state3中，當計數器 Cnt為 32～33及40～41之間，復位信號 RS輸出高電平；Cnt為 33～35及41～42之間，鉗位信號 CP輸出高電平，這樣 CP滯后RS 12.5 ns。在狀態(tài)state4中，當位移信號Φ2B的上升沿到來時，計數器在計數值為0～1內復位脈沖RS輸出高電平，在1～3內鉗位脈沖CP輸出高電平。其他狀態(tài)下，RS與CP都輸出低電平。其在Quartus II環(huán)境下的仿真結果如圖4所示。

圖 4中，clk為 50 MHz外部時鐘，clk_80 MHz為鎖相環(huán) PLL IP核生成 80 MHz時鐘，s1a、s2a、s2b分別代表移位脈沖信號Φ1A、Φ2A、Φ2B。從仿真結果可知，FPGA產生的驅動脈沖滿足TCD1706D對驅動脈沖的時序要求。由于FPGA的輸出電平為3.3 V，而TCD1706D的驅動脈沖為5 V電平，所以在EP2C8Q208C8N與CCD之間加上一個74HC04反向器作為電平轉換，以提高脈沖信號的驅動能力。

4 實驗結果

在日光燈的照射下,通過Agilent 54622D示波器觀察所設計的驅動信號波形，如圖 5(a)所示。D0～D5分別代表轉移脈沖SH、移位脈沖 Φ1A、Φ2A、Φ2B、復位脈沖RS和鉗位脈沖CP，6路輸出信號與仿真結果一致，嚴格遵守了各個時序之間的相位關系。在CCD的表面放置一個直徑為0.16 mm的漆包線，用示波器觀察到的漆包線成像的波形圖如圖5(b)所示，圖中凹下去的部分反映了漆包線的大小。

線陣CCD正常工作的關鍵在于各驅動時序間保持一定的相位關系。本文利用FPGA對線陣CCD TCD1706D的驅動時序進行設計。該設計利用Quartus II軟件自帶的鎖相環(huán)PLL IP核可以生成時鐘頻率作為CCD的驅動時序產生的系統時鐘頻率，使電路具有集成度高、速度快、可靠性好、編程靈活等特點。實驗證明，TCD1706D在10 MHz的頻率下能夠正常工作，達到了設計要求。

[1]王慶有.光電傳感器應用技術[M].北京：機械工業(yè)出版社,2007.

[2]虞益挺，饒伏波，喬大勇，等.一種新型 CCD驅動電路設計方法[J].傳感技術學報,2005,18(2)：388-390.

[3]BJASLER J.A Verilog HDL primer[M].Pennsylvania：Star Galaxy Publishing,2008.

[4]曾立,邢廷文.基于 FPGA的線陣CCD的數據獲取系統的 實 現[J].微 計 算 機 信 息 ，2010,26(4-2)：132-133.

[5]崔巖,吳國興,殷美琳,等.基于 FPGA的線陣 CCD驅動設計[J].現 代 電 子 技 術 ，2011,34(10)：206-210.