一種新型delta-sigma小數分頻器的FPGA實現

王水魚，馮曉靖

（西安理工大學 自動化與信息工程學院，陜西 西安 710048）

新一代移動通信系統對頻率源的要求集中在低相位噪聲、快捷變這兩個方面[1]。delta-sigma調制（DSM）技術最初應用于模數轉換[2-5]，但其良好的噪聲成型技術卻使其應用相當廣泛，一個最典型的例子就是應用于小數分頻技術[6-8]。眾所周知，經典小數分頻的一個最大的瓶頸就是其輸出相位噪聲比較嚴重[9]。而相噪指標太低，必然制約了小數分頻技術在當今無線通信系統中的應用[10-12]。DSM在小數-N頻率合成方面的應用主要起到一個調節分頻比的作用。輸入一個常數，這個常數為小數-N分頻的分數部分值，輸出為不斷變化的分頻比，利用DSM噪聲成型的作用，量化部分的噪聲可以被DSM本身搬移到高頻的部分，這樣，就可以利用PLL本身的低通性能，在噪聲加到VCO之前就被濾除掉。因此，DSM技術既可以實現小數分頻，同時又可以較好地抑制小數分頻出現的雜散情況。

1 delta-sigma原理分析

delta-sigma（△-∑）調制具有噪聲整形特性，能將噪聲從低頻段整形到高頻段，大大減小了帶寬內的量化噪聲[13]。單環的delta-sigma調制器實質是一個單階誤差反饋電路，其結構如圖1所示。

圖1 單環delta-sigma調制器

其中，x[n]為 n bit表示的小數分頻比，Q[.]為量化器，y[n]為量化輸出，M滿足 M=2n。該結構與一級相位累加器的數學模型是一致的，因此可以用一級累加器來實現單環△-∑調制器，累加器模型如圖2所示。

圖2 一級累加器模型

令累加器位數為 n bit，同理，f（k）表示分頻比的小數部分，y（k）為累加器溢出值，溢出為1，否則為0，e（k）為累加值。 一級相位累加器作為單環 △-∑調制器對其自身量化誤差e（k）具有一定的濾波作用，但十分有限，通常會采用高階MASH結構以克服量化誤差。

MASH1-2-1結構是在三級MASH結構的基礎上加以改進的結構，量化器產生的白噪聲經過幾級調制后就被變換成了高通型噪聲，噪聲能量絕大部分處于鎖相環本身的低通濾波通帶之外。該結構包含了兩個一階量化器和一個二階量化器，一階量化器的結構如圖1所示，二階量化器結構如圖3所示。

圖3 二階△-∑誤差反饋結構

該結構的Z域模型為：

Y（z）=X（z）-（1-H（z））E（z）

其中，H（z）=1-（1-z-1）2=2z-1-z-2。

噪聲傳遞函數為：

N（z）=（1-z-1）2

MASH1-2-1結構如圖4所示。

圖4 MASH1-2-1結構框圖

由圖 4 可知，輸入輸出關系為 Y（z）=X（z）-（1-z-1）4E3（z），且噪聲傳遞函數為 N（z）=（1-z-1）4。 由于第三級誤差反饋結構的誤差輸出序列的周期很長，可以近似視為隨機序列，將此信號序列反饋回輸入端，相當于在輸入端注入了抖動信號，可以進一步降低雜散信號的周期性，減少雜散信號離散譜線的輸出。加入抖動信號的MASH1-2-1結構如圖5所示。

圖5 加入抖動的MASH1-2-1結構

其中，v（z）是為了降低輸入噪聲而設置的二階濾波器，v（z）=（1-z-1）2。

2 基于delta-sigma小數分頻的FPGA實現

小數N分頻器是通過周期性地改變分頻比使平均分頻比為N+F/M，其中，F為數字量化后的分頻比小數部分，M為n比特累加器的最大值2n。小數分頻器的輸入輸出頻率關系為fvco=N.F×fREF，其小數分頻鎖相環結構方框圖如圖6所示。

圖6 delta-sigma結構的小數分頻鎖相環

圖6中虛線框內的結構即為需用FPGA實現的delta-sigma小數分頻部分，該部分可分為delta-sigma調制模塊和整數分頻模塊兩個模塊設計。△-∑調制模塊采用小數分頻后的時鐘信號作為參考信號，根據小數分頻值F來產生周期性可變分頻比 △N，使得N+△N的均值為N.F，整數分頻器根據分頻比N+△N對VCO輸出的信號進行分頻，并將分頻后的信號送往鑒相器與參考信號進行比較。下面分別討論delta-sigma調制部分和整數分頻部分的FPGA實現。

delta-sigma調制部分采用圖5所示的加入抖動的MASH1-2-1結構，EFM1可以直接利用一階累加器實現，EFM2可以采用一階加法器和D觸發器來組合構成，同樣v（z）也可利用一系列D觸發器組合實現。由于要對EFM1和EMF2的溢出值進行加減運算，因此需將溢出值轉換為補碼表示，且加法器需進行補碼的加減運算。對于MASH1-2-1結構來說，最終輸出的由小數分頻比產生的控制信號 △N可能存在的值為±3，±2，±1，0。再利用加法器將整數分頻比輸入N和控制分頻比△N相加，就得到控制鎖相環整數分頻比變化的分頻信號。MASH1-2-1結構的頂層原理圖如圖7所示。

3 實驗結果與分析

該頂層原理圖通過仿真得到輸出分頻比的仿真波形如圖8所示。f_N為輸入的整數分頻比，frac是輸入的小數分頻比部分，由于累加器采用8 bit位寬，故此時真正的小數分頻比為 F=93/256≈0.4，fdiv_N即為輸出的實際整數分頻比N+△N，其均值應為N.F=10.36。

整數分頻器根據delta-sigma調制器輸出的分頻比對VCO的輸出信號進行分頻，在完成一次分頻過程后再從delta-sigma調制器中取下一個分頻比進行下一次分頻。由于分頻比可能為奇數也可能為偶數，故分頻器必須能夠實現奇數分頻和偶數分頻。

分頻器仿真波形如圖9所示。

圖9中，freq_in為輸入的待分頻信號，div_N是輸入的整數分頻比，可以看出，該分頻器既能實現奇數分頻又能實現偶數分頻，且當分頻比改變時，能夠及時地根據新分頻比進行分頻。

綜合以上分析即可得到delta-sigma小數分頻器，如圖10所示，freq_out就是小數分頻后的輸出信號。

所得到的仿真波形如圖11所示。從圖11可以看出，freq_out是分頻比為10.4的仿真波形。在對應的整數分頻比內，輸出信號正確地按照該分頻比值fdiv_N進行分頻；輸入分頻比變化時，輸出信號頻率也能及時地發生相應變化，從而實現了對輸入信號的小數分頻。

圖7 MASH1-2-1結構頂層原理圖

圖8 delta-sigma調制輸出分頻比

圖9 分頻器輸出波形

圖10 △-∑小數分頻器

圖11 △-∑小數分頻仿真結果

本文通過對MASH1-2-1結構原理的分析，論述了可實現的FPGA模型，并完成了基于FPGA的deltasigma小數分頻器的實現。該結構不用于一般的MASH單階多級結構，在第二級引入二級誤差反饋環路，使得調制器整體階數為四階，這樣做的目的在于：在不增加MASH結構級數的情況下，通過改變單元調制器的結構來降低量化噪聲。同時，為了使得輸出噪聲功率譜曲線更加平滑，在輸入端引入隨機序列來打斷輸出周期性。通過FPGA實現模塊化，可以很方便地嵌入到鎖相環的設計中，提高了設計的通用化和高效化。

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