4?bit FLASH ADC行為級建模與仿真

摘 要： 基于Matlab/Simulink的平臺，設計并實現了一種新型的單通道4?bit FLASH ADC行為級仿真模型，模型充分考慮到時鐘抖動、失調電壓、遲滯效應、比較器噪聲等非理想特性，使整個系統更逼近實際電路。在輸入信號為1 GHz，采樣時鐘頻率為500 MHz時，對非理想模型進行時域及頻域分析，創建的模型和系統仿真結果可為ADC系統中的誤差、靜態特性及動態特性研究提供借鑒。

關鍵詞： FLASH ADC； Matlab/Simulink； 行為級建模； 非理想特性

中圖分類號： TN911?34 文獻標識碼： A 文章編號： 1004?373X（2013）22?0120?04

ADC是數據采集系統的重要部件，常用的高速高精度ADC主要分為：并行ADC（FLASH ADC）、流水線ADC（Pipeline ADC）、過采樣ADC（Sigma?Delta ADC）等。在實際電路設計中，ADC采樣率和分辨率是一對矛盾，要實現高采樣率就難以達到高分辨率。FLASH ADC采樣率最高，常用于500 MS/s以上采樣率的場合，比如超寬帶通信，但其分辨率一般只能達到4～8位，是常用的高速數據采集ADC。

1 設計簡介

在集成電路數模混合設計中，通常采用自頂向下的設計流程，如圖1所示。為了提高電路設計效率及仿真速度，對電路進行行為級建模已經成為設計的重要環節[1]。

本文基于Matlab和Simulink[2]工具分析FLASH ADC的架構特點并建立單通道FLASH ADC的行為級模型，充分考慮各非理想特性并進行仿真分析，為ADC系統指標分配及具體的電路設計提供了有力的參考條件。

2 FLASH ADC結構特點

圖2為FLASH ADC的結構框圖[3]，參考電壓Vref經分壓電阻網絡輸出若干個參考電壓，和輸入的模擬信號Vin輸入至比較器陣列，得到比較值組成溫度計碼，該溫度計碼值經編碼器得到輸出的數字信號Data_out。

3 建模考慮

FLASH ADC建模需要考慮的因素主要包括各種系統噪聲及各子電路的非理想特性。

對FLASH ADC系統性能影響最關鍵的電路是采樣電路和比較電路。FLASH ADC系統通常采用鐘控鎖存比較器同時實現采樣和比較功能，對該系統行為級建模的重點是對鐘控鎖存比較器的非理想特性進行建模。

本文主要研究的非理想因素如下：

（1）時鐘抖動。對于鐘控鎖存比較器，時鐘抖動（Clock Jitter）效應指理論采樣時刻與實際采樣時刻的偏差導致采樣數據的偏移。采樣周期的不精確可直接導致采樣后信號的不精確，對ADC動態范圍影響很大，這種誤差是調制器所不能改善的，因此必須對時鐘抖動電路進行建模，在Simulink中分析其對信噪比的影響，由設計所需要達到的精度來決定系統所要求的時鐘抖動的大小。設信號函數為[ft]，SHA電路在理想采樣時刻nT的采樣值為[fnT]，實際采樣值為[fnT+ΔT]，假設[ft]一階可導，可知[limΔT→0fnT+ΔT-fnTΔT=][f ′nT。]當[ΔT]很小時極限運算轉換為：[fnT+ΔT=fnT+ΔTf ′nT]，通常將時鐘抖動分布按照高斯分布來處理[4]，根據原理，對時鐘抖動建立模型如圖3所示。

（2）比較器噪聲。比較器電路的噪聲主要由晶體管的熱噪聲引起，晶體管熱噪聲應滿足高斯分布特性。不同的電路結構所產生的影響是不同的，因此只能對整體的比較器噪聲進行建模分析[4]，如圖4所示，In1為噪聲比例系數，與噪聲相乘得到比較器噪聲Out。

（3）精度問題。精度是指能夠產生正確的數字輸出的最小差分輸入信號，影響FLASH ADC精度的主要因素有噪聲、比較器的增益和輸入失調。其中比較器的失調電壓（Offset Voltage）[3]是指使輸出電壓為規定值時，兩輸入端間所加的直流補償電壓，其值越大，說明電路的對稱程度愈差。比較器的開環增益比較高，抗干擾能力差，正負輸入端極小的差異就可引起輸出的變化，因而失調電壓是比較器最主要的電性能參數，在比較器設計中，需要采取措施盡量減小失調電壓的影響。

（4）遲滯效應。實際電路設計中，鐘控鎖存比較器均存在的遲滯效應會影響ADC系統精度。

理想比較器的輸入/輸出傳輸特性為：

4 行為級建模

4.1 比較器行為級建模

本文主要用Simulink建立FLASH ADC非理想行為級模型，FLASH ADC系統非理想特性主要由比較器的非理性特性決定，比較器的非理想性特性主要包括失調電壓和電阻梯度的失配特性[1]，由此建立模型如圖5所示。

4.2 FLASH ADC行為級建模

根據圖2所示FLASH ADC的結構，可構建其行為級模型。電阻梯度的輸出電壓可以用參考電壓乘以相應的增益來實現，將理想模塊封裝為時鐘邊沿觸發的使能系統，就可模擬鐘控比較器的行為，將15個比較器的輸出結果通過溫度碼——二進制碼譯碼器，輸出的結果就是4位二進制碼表示的數字信號。加入比較器失調電壓、遲滯特性等因素，建立非理想4?bit FLASH ADC模型如圖6所示。

5 仿真結果

5.1 ADC系統非理想特性分析

（1）時鐘抖動。圖7所示為仿真得到的FLASH ADC系統SNR與采樣時抖動之間的關系，采樣時鐘抖動從0.000 1 ps掃描到1 000 ns。從圖中看出，采樣Clock Jitter會造成采樣信號的偏差，從而降低系統的信噪比（SNR），因此為了保證系統的穩定性，降低 Jitter噪聲的影響，考慮一定的余量，采樣時鐘抖動應小于10 ns。

（2）失調電壓。圖8所示為仿真得到的FLASH ADC系統SNR與失調電壓（OFFSET）之間的關系，失調電壓從1 pV掃描到1 V。從圖中看出，OFFSET越大，系統信噪比越小，為保證系統正常工作，考慮一定的余量，失調電壓應小于1 mV。

（3）比較器噪聲分析。圖9所示為仿真得到的FLASH ADC系統SNR與比較器噪聲（Comparator Noise）之間的關系，比較器噪聲從0.1 nVrms掃描到1 Vrms。從圖中看出，比較器噪聲過大會造成系統整體噪聲的增加，從而降低系統的信噪比。為保證系統正常工作，降低比較器噪聲影響，考慮一定的余量，比較器噪聲應小于100 μVrms。

（4）遲滯效應分析。圖10所示為仿真得到的FLASH ADC系統SNR與遲滯電壓之間的關系，遲滯電壓從1 μV掃描到1 V。從圖中看出，遲滯電壓過大會降低系統的信噪比，為保證系統正常工作，降低遲滯效應的影響，考慮一定的余量，遲滯電壓應小于1 mV。對于高速高精度的FLASH ADC系統，SNR和ENOB是恒量系統性能的重要指標，通過分析仿真結果可知，隨著時鐘抖動、失調電壓、比較器噪聲及遲滯電壓的增大，系統的SNR、SNDR及ENOB減小，THD增大，由此可以估計各非理想參數的范圍，如表1所示。

5.2 ADC系統時域分析

當輸入一個緩慢變化的斜坡信號時，可獲得ADC模型的靜態特性。如圖11所示。

圖11 ADC傳輸曲線

圖11中，用斜坡信號測試方法觀察理想和非理想ADC的傳輸特性差別，可看出非理想ADC的量化臺階不均勻，包含DNL和INL誤差，對于高速高精度的FLASH ADC系統，恒量高精度的時域指標是系統的INL和DNL，非線性誤差為恒量ADC系統的典型靜態特性參數，并決定ADC的有效位數。從圖12中可以看出，系統的INL誤差在-0.035～0 LSB之間，系統的DNL誤差在-0.004 2～0.001 LSB之間，從時域分析方面表明FLASH ADC系統級的設計滿足系統高精度性能的要求。

5.3 ADC系統頻域分析

用FFT法分析非理想ADC的行為級模型，可得到理想和非理想行為級模型的ADC輸出頻譜。如圖13所示，相比較于理想模型的輸出頻譜，非理想模型在電路固有量化噪聲的基礎上疊加了很多噪聲分量，其輸出信號的諧波電平比理想情況高，實際信噪比降低，ADC系統輸出的有效位數減小。通過適當提高電路性能，可提高整個ADC系統的信噪比等特性。

6 結 語

本文依據Simulink對數/模混合電路建模的思想，根據比較器的特性建立了比較器的理想和非理想行為級模型，并在此基礎上建立了一個單通道4?bit FLASH ADC的行為級模型。通過分析單通道ADC的時鐘抖動、失調電壓等特性，驗證ADC的結構和誤差因素，確定ADC的非理想特性對其整體性能的影響，對后續的實際ADC設計具有一定的指導意義。但是單通道ADC的采樣率很有限，在后續設計中應采用時間并列結構，使多個單通道ADC并行工作，以達到超高采樣率，

參考文獻

[1] 游恒果.高速低功耗比較器設計[D].西安：西安電子科技大學，2011.

[2] 劉海濤，孟橋，王志功.基于0.18 μm CMOS工藝 的2 GS/s 6 比特全并行數/模轉換器設計[J].高技術通訊，2010（2）：180?184.

[3] 劉海濤.超高速ADC芯片設計及測試方法研究[D].南京：東南大學，2010.

[4] 王婷婷，周云，于勝軍，等.單斜率ADC行為級建模與仿真[J]. 微處理機，2011（2）：14?16.

[5] 張東路，呂堅，蔣亞東，等.多參數流水線A/D轉換器的系統模型設計與仿真[J].微電子學，2010（1）：114?117.

[6] 嚴少石.高速數據采集ADC行為級建模與關鍵模塊設計[D]. 長沙：國防科學技術大學，2007.

[7] 郝俊.超高速全并行模數轉換集成電路設計[D].南京：東南大學，2007.

[8] 吳毅強，吳金，汪少康，等.一種基于循環ADC結構的可配置Pipeline ADC系統設計[J].電子器件，2007，30（6）：2069?2076.

[9] LIU Hai?tao， WANG Zhi?gong， MENG Qiao， et al. A bias?switch?multiplexing comparator for the ADC used in SWR [C]// Processing of WCSP 2009 International Conference on Wireless Communications Signal. Nanjing， China： WCSP， 2009： 1?4.

[10] MALCOMATI P， BRIGATI S， FRANCESCONI F， et al. havioral modeling of switched capacitor sigma?delta modulators [J]. IEEE Transactions on CAS， 2003， 55： 352?364.