基于FPGA多路機載冗余圖像處理系統的設計與實現

摘 要： 采用以FPGA作為核心處理器，實現了對多路DVI視頻冗余信號的解碼、編碼、實時處理以及輸出顯示，并且信號通道增加冗余設計，因而加強了系統的穩定性和可靠性。電路設計簡潔，具有較強的靈活性和擴展性。通過實際測試結果表明，系統能夠流暢地對1 600×1 200分辨率，60 Hz刷新率，24位真彩色的高清視頻進行實時處理，其系統可靠、穩定，實用性強。

關鍵詞： DVI； 緩存； 真彩色； 高清視頻； 冗余設計

中圖分類號： TN710?34； TP271+.5 文獻標識碼： A 文章編號： 1004?373X（2013）23?0161?04

Design and implementation of FPGA?based multi?channel airborne redundancy image process system

ZHAO Xiao?zhen， LIU Bo， ZHU Biao， CHEN Wen?ming

（National Engineering Laboratory of Special Display Technology， Key Laboratory of Modern Display Technology of Anhui Province，

AVIC Huadong Photoelectric Co.， Ltd.， Wuhu 241002， China）

Abstract： The decoding， coding， real?time process and output display of multi?channel DVI video redundancy signal process system is realized by using FPGA as core processor. Furthermore， the addition of signal channel to redundant design makes the system more stable and reliable. The circuit not only has a simple design， but also has better expandability and agility. The actual testing results indicated that the system can process high?definition video with 24bit true color， 1600×1200 resolution and 60Hz refresh rate smoothly， and it is reliable， stable and practicable.

Keywords： DVI； buffer storage； true color； high?definition video； redundant design

0 引 言

DVI（數字視頻接口）是當前數字顯示領域研究和應用的熱點，面向DVI輸出的視頻處理技術不僅解決了顯示器高分辨率、高刷新率等問題，而且提高了穩定性和顯示性能，并進一步降低了平板顯示器的成本。因此，面向DVI輸出的視頻控制器的研究具有十分重要的現實意義。

根據DVI標準，一條TMDS通道可以達到165 MHz的工作頻率和10 b接口，也就是可以提供1.65 Gb/s的帶寬，這足以應付1 920×1 080@60 Hz（23寸LCD）的顯示要求。另外，為了擴充兼容性，DVI還可以使用第二條TMDS通道，這樣其帶寬將會超過3 Gb/s。也正是由于其較高的帶寬優勢，目前DVI已經成為了IT業界最具前途的規范[1]。

DVI具有支持高帶寬數據傳輸和高清晰圖像顯示的優點。模擬視頻的顯示是通過數字到模擬到數字的轉化實現的，而DVI接口無需進行這些轉換，直接數字到數字，避免了信號轉換而帶來的圖像質量損失，使圖像的清晰度和細節表現力都得到了大大提高。基于以上優點，DVI接口被廣泛應用于航空、航天等領域。

1 總體方案設計

1.1 總體方案原理框圖

用戶輸入4路DVI信號，然后根據輸入信號特性進行選擇，將視頻信號實時顯示在液晶屏上。另外，將實時顯示的圖像回送給記錄儀，此時記錄儀實時記錄當前的信息以及故障信息，確保在全任務階段圖像顯示的正確性。根據設計要求，選擇Altera公司生產的FPGA芯片EP2S30F1020I4為主控芯片，配置芯片選用EPCS16SI16N。利用FPGA內部豐富的邏輯資源和強大的IP核，配以相應的外部電路，構建出一個靈活、簡潔、可靠的機載視頻圖形處理系統的嵌入式硬件模塊[2]。其總體方案原理框圖如圖1所示。

1.2 DVI編解碼設計

在很多設計中，設計人員為了方便，簡化電路，可能不會增加均衡器，對輸入信號不進行處理。從而在后期的產品試驗過程中，很容易就會出現信號顯示質量差，兼容性差的缺陷，導致整個產品重新設計或整改，延緩了產品交貨進度。根據用戶輸入的視頻特性，本文采用均衡器+DVI編、解碼器的方式，對輸入、輸出信號進行轉換處理。這樣處理有如下優點：傳輸距離較長，信號干擾小；外圍電路簡單，設計靈活、可靠；系統速度快、靈活性強、功能可擴展，系統兼容性好。

圖1 總體方案原理框圖

在本系統中，選用TI公司生產的均衡器DS16EV5110，該器件具有功耗低、體積小、外圍電路簡單等特點[3]。另外，DVI編解碼芯片選用TI公司生產的芯片TFP401和TFP410，同樣具有功耗低、體積小、外圍電路簡單等特點。該器件控制引腳直接連接至FPGA，可以很好控制這些器件的工作狀態，以便減小功耗。并且，整個FPGA內部邏輯控制簡單、可靠。

在硬件電路設計中，還需要考慮高頻特性對信號的影響。整個系統顯示的分辨率為1 600×1 200@60 Hz，信號位為真彩色24 b，采用奇偶方式，參考時鐘162 MHz，DVI編碼時鐘為10×162 MHz=1.62 GHz，其編碼碼元理論寬度僅為[t=11.62]Hz=0.62 ns，則碼元的最大變化時間應在[0.624=]0.16 ns之內[4?5]。考慮數據傳輸的可靠性和穩定性，采用雙像素傳輸，可以大大降低信號采樣頻率。此外，還要考慮到PCB布局地線的完整性和供電去耦特性。其編解碼芯片混合信號的供電參考電路如圖2所示。

2 SDRAM視頻緩存設計

2.1 SDRAM選擇依據

整個系統顯示的分辨率為1 600×1 200@60 Hz，信號位為真彩色24 b，則一幀圖像所需需要存儲的容量[C=]1 600×1 200×24=46 080 000 b≈47 Mb；考慮到SDRAM乒乓操作和容量等問題，選用MICRO公司生產的容量為128M的MT48LC4M32B2TG?6器件，速度等級6，時鐘頻率達到166 MHz。該器件具有32根數據線和12根地址線，還有一些控制線。通過在FPGA內部搭建邏輯控制單元，可以很好的控制SDRAM視頻信號的翻轉等操作[6]。

圖2 編、解碼芯片供電參考電路

2.2 FPGA內部原理邏輯框圖

FPGA內部原理邏輯框圖如圖3所示。

圖3 FPGA內部原理邏輯框圖

2.2.1 FPGA內部邏輯功能介紹

（1）信號輸入模塊

這部分的主要功能是接收外部輸入的視頻信號，增強輸入信號的驅動能力，為信號的后續處理做準備。其用Verilog 語言實現的邏輯代碼如下所示：

always@（posedge clk or negedge reset）

begin

if（！reset）

begin

rout<=8 ′b00000000；

gout<=8 ′b00000000；

bout<=8 ′b00000000；

hsy<=0；

vsy<=0；

den<=0；

end

else

begin

rout<=rin[7：0]；

gout<=gin[7：0]；

bout<=bin[7：0]；

hsy<=hsy_in；

vsy<=vsy_in；

den<=den_in

end

end

assign r=rout[7：0]；

assign g=gout[7：0]；

assign b=bout[7：0]；

assign hs=hsy；

assign vs=vsy；

assign de=den；

assign pixel_clk=clk；

（2）數據流選擇模塊

根據需要選擇兩路輸入視頻信號中的一路進行輸出。

（3）SDRAM乒乓操作和控制模塊

由于SDRAM乒乓操作具有節省緩沖區空間、流水線式算法以及低速模塊處理高速數據流的特點。因此，本設計采用乒乓操作SDRAM。

SDRAM作為整個圖像處理系統的緩存，起著至關重要的作用。它將外部輸入的圖像按幀存入SDRAM中，然后按幀將圖像數據送到外部繼續處理。FPGA的控制邏輯所需要完成的功能有：接收來自外部的圖像數據，并進行緩沖和數據重組，產生符合SDRAM控制器位寬的數據信號；產生對SDRAM的讀、寫命令和地址，并將它們寄存在FIFO中，隨時供SDRAM控制器提取。因此，系統需要一個地址產生邏輯；對SDRAM進行直接控制，將用戶產生的地址命令進行解析，產生讀/寫、刷新等一系列操作，對SDRAM發出的各種命令要符合特定的時序要求。在上電的時候還必須完成對SDRAM的初始化工作；建立用戶與SDRAM的數據通道，在SDRAM和用戶接口之間傳遞需要寫入或者讀出的數據，并且調整對應讀/寫操作的DQS信號時序，使其滿足SDRAM的要求；緩存從SDRAM中讀出的數據，由于直接讀出的速度非常高，直接處理會對后端產生很大的壓力。因此，需要進行緩存之后才送到后續處理。

（4）輸出時序生成模塊

這部分模塊的主要功能是對SDRAM進行操作，生成需要的視頻時序信號以及生成驅動液晶屏的視頻信號。

2.2.2 SDRAM操作

為了滿足前后端數據流匹配，并實時發送，這里采用了SDRAM讀寫交替進行的讀寫方式。

SDRAM 讀到寫時序圖如圖4所示。寫入和讀出操作的發起是由行激活命令開始的，命令為10011，發起的同時sdram_addr送入列地址，發起寫入讀出命令時送入行地址。寫入命令與數據同步，讀出命令在發出后潛伏期時間后送出數據到端口，sdram_data為SDRAM的輸入輸出數據端口。預沖方式采用了自動預沖，即在發起讀寫命令時將地址位A10置高就可以在讀寫操作后SDRAM內部自動進行預沖操作，不需要發出額外命令，自動預沖占用4個時鐘周期[6]。

圖4 SDRAM 讀到寫時序圖

3 仿真分析以及測試結果

讀寫操作交替進行仿真圖如圖5所示。圖5中包含了兩個寫入操作，一個讀取操作。

圖5 讀寫操作交替進行仿真圖

SDRAM在完成讀寫操作的同時還需要完成每64 ms全行（4 096行）自動刷新操作，為所有行進行充電，不然就會導致SDRAM內的數據丟失。自動刷新時序圖如圖6所示。這里將自動刷新操作穿插在讀寫當中，經計算為15 μs需進行一次自動刷新操作，通過一個計數器每15 μs發起一次自動刷新請求，程序檢測到自動刷新操作請求后進行自動刷新操作然后再進行讀寫操作，自動刷新操作占用10個時鐘周期。圖7為寫和讀之間穿插了一次自動刷新操作，操作命令為10001。

測試結果證明，該緩存系統實現了預定功能，可以對視頻數據進行更方便的操作與管理。SDRAM操作前與操作后圖形效果對比如圖8所示。

圖6 SDRAM自動刷新時序圖

圖7 自動刷新仿真圖

圖8 SDRAM操作前與操作后圖形效果對比

4 結 語

本文介紹了某機載實時冗余視頻圖形處理系統的硬件電路設計方案，該系統利用FPGA設計結構化狀態機實現對SDRAM的控制，完成了對數據的緩存設計，實現了對多路DVI視頻冗余信號的解碼、編碼、實時處理以及輸出顯示。該系統電路設計簡潔，具有速度快、可靠性高、靈活性強和功能可擴展等優點。并且，由于信號通道增加冗余設計，因而加強了系統顯示的穩定性和可靠性。本系統已經投入使用，其性能可靠、穩定，實用性強。該方法值得推廣。

參考文獻

[1] 劉金嶺，楊鳳霞.DVI接口的TMDS差分信號研究[J].微計算機信息，2006，22（25）：198?200.

[2] 楊強浩.基于EDK的FPGA嵌入式系統開發[M].北京：機械工業出版社，2008.

[3] National Semiconductor. Video equalizer for DVI， HDMI sink?side applications DS16EV5110 datasheet [M]. USA： National Semiconductor， 2008.

[4] Texas Instruments. TI panelBus digital receiver TFP401 datasheet [M]. USA： Texas Instruments， 2003.

[5] Texas Instruments. TI PanelBus DIGITAL TRANSMITER TFP410 datasheet [M]. USA： Texas Instruments， 2011.

[6] Micron Technology. SDRAM datasheet [M]. USA： Micron Technology， 2002.

作者簡介：趙小珍 男，1981年出生，甘肅天水人，工程師。主要從事LED驅動技術、測控技術以及光電顯示等方面的研究。