基于自適應IIR濾波的抗干擾DDS系統設計

摘 要： 介紹了利用FPGA實現抗干擾DDS系統的設計，著重闡述了DDS系統在FPGA中的具體設計方案以及相位累加器設計和相位幅度轉換電路及控制電路的設計；給出了利用FPGA實現DDS系統的仿真結果以及控制原理圖；濾波器模塊采用了自適應IIR濾波器，增強了該系統的抗干擾效果。

關鍵詞： DDS； 數控振蕩器； 抗干擾； IIR濾波器

中圖分類號： TN713?34； TM921.2 文獻標識碼： A 文章編號： 1004?373X（2013）21?0086?03

0 引 言

對于現代通信系統來說，其工作頻率的產生都依賴頻率合成器，頻率合成器依據最優化頻率合成技術，為通信系統提供穩定可靠的工作頻率。在各種頻率合成技術中，DDS技術占有主導地位。特別是近幾年，DDS相關技術和器件發展迅速，更加鞏固了其在通信系統中的地位。DDS技術在輸出正交性、頻率的轉換間隔、相位連續性、相對帶寬、高分辨力以及集成化等一系列性能指標已遠遠超過了傳統的頻率合成技術所能達到的水平，基于DDS技術的頻率合成器被廣泛應用于雷達、衛星等裝備中。隨著現代微電子技術的發展，現場可編程門陣列（FPGA）器件也得到了飛速發展，在數字信號處理中得到了廣泛應用，由于其工作速度快、集成度高和現場可編程的優點，越來越多的應用于硬件電路設計中。本文基于DDS的基本原理，結合抗干擾濾波技術，利用Altera公司的FPGA芯片FLEX10系列器件完成了一個具有自適應抗干擾能力DDS系統的設計。

本文以查找表型FPGA器件為基礎，分別設計出相位累加器、相位幅度轉換電路、D/A轉換電路及濾波電路，實現了完整DDS系統的可編程設計。

1 DDS合成原理

DDS就是直接數字頻率合成，系統在產生正弦函數過程中，依據相位特點，由不同的相位產生不同的電壓幅度，即相位?正弦幅度變換，最后經濾波處理，平滑以后輸出的就是所需要的工作頻率。

一個基本的DDS系統，原理如圖1所示，它應包括相位累加器、相位?幅度轉換器及正弦查找ROM表、D/A轉換器及低通濾波器。相位累加器在參考時鐘頻率[ft]的控制下以規定步長逐次累加，相位信號經轉換為二進制碼后輸出，作為ROM存儲器的地址，通過對存儲的正弦函數查找表的尋址，找到應產生波形的幅碼，最后經D/A轉換器的轉換變成階梯波[S（t），]再經低通濾波器平滑及其他特殊處理后就可以得到合成的信號波形合成的信號波形形狀取決于波形ROM存儲表中存放的幅碼，因此用DDS系統可以產生任意需要的波形。

隨著電子技術的發展，基于FPGA現場可編程門陣列器件的集成電路設計應用越來越多?；贔PGA的設計以其造價不高、功能強大、可編程的特點，完全滿足DDS系統設計的需求。

2 基于FPGA的DDS系統設計

2.1 相位累加器的設計

相位累加器設計以二進制補碼加法器和對應寄存器組成，工作中以加法器為核心，通過輔助電路配合工作，完成相位的累加，累加以后的相位值送給系統查找表ROM，供產生相應函數時參照。該部分具體模塊分為頻率控制模塊、加法器模塊、累加器模塊及振蕩源。在用FPGA實現DDS系統的電路時，該部分設計的優略，直接決定了DDS系統性能優略。在該項目設計過程中，如果直接采用簡單加法器作為累加器部分，則系統工作的延時性會顯著增加，造成整個DDS系統性能下降，另一種方法是采用較小的累加器，通過FPGA器件的進位鏈獲得效率較高的高速硬件電路。實際設計中，常將進位鏈安置于相鄰的LAB和LE內，為了實現高效高速的硬件電路設計出的過長的進位鏈勢，將會侵占其他邏輯電路的必要資源，同時布線資源也被擠占，減少了布線時的性能。過長的進位鏈，也會影響系統的運行速度，所以，此前兩種方法在實際設計中都不能采用。為了解決以上問題，設計中采用了先進的流水線工作方式，可以很好地解決高速高效和節約資源的矛盾。流水線結構事實上是采用了分步累加的方法，工作過程中把一個周期內要實現的所有邏輯操作劃分為幾個小操作，化整為零，通過插入時鐘周期可較好地提高系統工作效率，這樣的結構實現了在同一時間每一級都在工作，從整體效果看，只存在單級累加器較小延時，可以較好地提高DDS系統的運行速度。工程中流水線技術適用于開環結構的電路設計，而在本項目中，系統需要使用閉環負反饋電路，將流水線應用于累加器需要考慮嚴密，以保證系統設計的可靠性。經仿真分析，對于該部分電路采用進位鏈方法和流水線結構相結合的方式，可更好地保證高速高效和資源利用的綜合性能。

本項目當中，采用了32位的寬位累加器。采用4個8位加法器采用流水線結構參與工作過程。具體仿真函數見圖2。輸出相位隨輸入頻率調整而調整。

2.2 相位/幅度轉換電路設計

相位/幅度轉換電路是DDS系統中的另一個關鍵部分，用來把相位累加器輸出的數字相位信息變換成正弦波，正弦波頻率由正弦建立字P確定，在該部分的設計中首要考慮的是工作時的資源分配問題。為了得到更好的資源分配方式，在該部分電路中采用了ROM的設計結構，因為相位累加器最終的輸出實際是鋸齒波，其高位數據作為地址值輸入ROM中，然后通過查表算法及數據處理算法，根據計算結果，ROM就可以輸出任意給定波形的量化數據。ROM在FPGA中由特定的EAB實現，在實際電路設計中，由于ROM表的物理尺寸是隨著設定地址位數或指定數據位數的增加而呈現指數的遞增關系，所以設計中，根據所需信號的特性，在滿足特性要求的前提下，盡可能的減小所占資源是首要考慮的問題。在本設計中，根據實際要求，采用信號周期性和對稱性，再依據算數邏輯關系，可以將基本信號合成更多的復雜信號，由此大大減小了EAB的開銷，提高了系統利用效率。ROM中儲存的波形如圖3所示。

在該項目中設計的DDS系統需要輸出標準正弦波或標準余弦波，考慮到函數的對稱性，對于余弦波完全可以通過正弦波運算移相得到，這樣，就可將ROM開銷減掉[12，]再根據奇函數性質，可將半波正弦信號歸一化為[14]波形，這樣設計人員通過某一正弦碼表的1/4波形即可計算得到所需要的所有正弦和余弦碼表，從而可使系統縮小近[34]的開銷。具體實現方案如下：系統工作過程中，對于相位值小于[π2]的輸出區間，設計時系統首先在ROM表中找到對應的波形，不經處理直接輸出到濾波電路，然后對表中內容自動增加偏移128，對于[π2～π]區間波形，系統處理時首先對ROM表對應的波形相位取非，然后對表中內容自動增加偏移128；對于[π～2π]區間，應當對存儲的內容取負，然后加上128的偏移量，采用以上方案即可得到完整正弦波形，最終仿真波形效果如圖4所示。

2.3 控制電路設計

在實際設計中，為了更好的使各分系統配合工作，根據項目性能要求，設計了一個系統控制電路，增加系統的穩定性和可靠性。

基于FPGA的DDS系統控制電路如圖5所示，系統采用以主機控制為控制中心，分別發出頻率控制字、綜合時鐘、調制數據、輸出控制字等，協調系統其他部分的協同工作。為了提高速度，系統加入了一級流水線。在設計中，初始設計時在ROM和系統控制電路之間加入了一級流水線，通過仿真比對，發現不但沒有提高效果，卻消耗掉不少寶貴的系統資源，該方法不可取。為了進一步提高系統性能，設計時，針對核心器件相位累加器并沒有調用FPGA單元庫中自帶的16～32位加法器，因為在較高工作頻率時，延時嚴重。具體實現時，高位累加及低位累加分別采用了獨立4位累加器，依據流水線設計思路實現32位累加器及加法器，結果表明，此種設計方法可大大提高系統的運行速度。除了以上優化設計外，系統控制電路在FPGA中是可以靈活設計的，這樣可以充分體現FPGA的優點，具體設計時根據調制數據形式（BPSK、BFSK）、基準時鐘是否分頻、頻率碼的輸入方式（串行、并行、注入）以及如何控制最終輸出等具體需求來分別設計。

2.4 抗干擾設計

在該項目設計中，考慮到DDS系統輸出信號應用場合受到干擾比較復雜，且干擾中主要以窄帶強干擾信號為主，為了得到一定的干擾抑制能力，在濾波器部分增加了抗干擾濾波器以抑制窄帶干擾。在自適應濾波器的時域特性中，具備完全的抗窄帶干擾能力，但應用中存在收斂速度過慢的問題，影響了整體效果。如果采用格型濾波器結構，就可以有效地解決時域濾波器不能快速收斂的問題。通常設計采用的自適應FIR濾波器達到線性相位較快，但要得到更好的收斂特性需要提高階數，由此會帶來相當大的計算負擔，在信號突變時可能造成干擾泄露到信號輸出端的情況；而本次設計采用的IIR濾波器不但可以輕易得到快速收斂特性，也可大大減輕系統抗干擾開銷的計算量。自適應柵格型IIR濾波器I/O傳輸函數見[H（z）：]

[H（z）=（1+θ）[1-2γ（k）z-1+z-2]2[1-γ（k）（1+θ）z-1+θz-2]]

式中：[γ（k）]為系統頻率系數；[θ]為系統帶寬系數，如果改變了頻率系數[γ（k）]及帶寬系數[θ]就可分別調整角頻率[ω0]和3 dB截止頻率。

[θ=1-tan Ω21+tan Ω2]

式中[cosω0=γ（k），]抗干擾算法見下式：

[γ（k+1）=γ（k）+λα（k）β（k）]

式中：[λ]為系統工作的穩定步長；[α（k）]為對應的輸出函數，[β（k）]為系統工作的反饋信號，當濾波器工作頻率[ω0]等于干擾源工作頻率[ωs]時，濾波器進入穩定工作狀態工作。

該項目已投入使用，結果表明，采用基于自適應IIR濾波的抗干擾DDS系統，可以有效減弱窄帶干擾。

3 結 語

本系統通過精準合成及抗干擾算法，能夠準確產生各種正弦波形，而且穩定度高。系統采用的基準時鐘為100 MHz，且分辨率為16位，所以系統能產生的最低工作頻率為1 000 Hz，實際應用中，只要改變分辨率和減小時鐘，就可產生更低頻率更準確的波形，在FPGA中利用軟件更改這些是相當簡單的?；贔PGA特性設計電路模塊靈活多變，應用時只需改變FPGA自帶ROM中的相關數據，DDS系統就可產生任意需要波形。同時基于FPGA器件設計時可以根據應用需求較快地實現各種復雜的FM、PM和AM功能，具有較高的可控性和可靠性；系統采用了自適應IIR陷波濾波器，更好地抑制了可能存在的窄帶干擾，提高了系統的誤比特率性能和信噪比增益。

參考文獻

[1] 牛耕，陳思宇，于吉祥.基于DDS技術的正弦交流信號源的設計[J].現代電子技術，2012，35（3）：52?56.

[2] 鄧耀華，吳黎明，張力鍇，等.基于FPGA的雙DDS任意波發生器設計與雜散噪聲抑制方法[J].儀器儀表學報，2009（11）：2255?2261.

[3] 劉林，田進軍，劉超輝.基于DDS和直接頻率合成技術的超寬帶捷變頻源設計與實現[J].兵工學報，2010（12）：1648?1652.

[4] 周昊，宋文濤，羅漢文.一種基于DDS的軟件無線電調制方案[J].電訊技術，1999（5）：53?56.

[5] 劉波，胡建彰.用于FLEX10K系列器件配置的一種改進方案[J].電子技術應用，1999（2）：66?67.

[6] 張平華，王玲.基于自適應IIR陷波濾波器的窄帶干擾抑制技術[J].現代雷達，2006（10）：32?35.

[7] ROMERO?TRONCOSO R de J. ESPINOSA?FLORES?VERDAD G. Algorithm for phase accumulator synthesis for applications in DDS [C]//1999 Third International Workshop on Design of Mixed?Mode Integrated Circuits and Applications. Puerto Vallarta： [s.n.]， 1999： 210?213.

[8] 蔡英武.利用Matlab增強MAX+PLUS Ⅱ的仿真功能[J].電子技術應用，2000（3）：13?15.