基于FPGA的并行DDS技術研究

摘 要： 輸出頻帶過窄是限制直接數(shù)字頻率合成（DDS）發(fā)展的瓶頸之一。提出了多路并行DDS原理并且給出了具體案例，設計實現(xiàn)了輸出頻率在400～700 MHz范圍內雜波抑制優(yōu)于50 dBc，頻率分辨力小于0.5 Hz，且便于后續(xù)實現(xiàn)各種調制。該DDS電路同時具有接口簡單，使用靈活等優(yōu)點，可用于在雷達、電子戰(zhàn)領域的寬帶細分辨力信號產(chǎn)生。

關鍵詞： 并行直接數(shù)字頻率合成； 寬帶； 雜波抑制； 分辨力

中圖分類號： TN74?34 文獻標識碼： A 文章編號： 1004?373X（2013）07?0054?03

0 引 言

頻率合成技術是近代電子系統(tǒng)和裝備的重要組成部分，在通信、雷達、導航、電子對抗以及測試等設備中均得到了廣泛應用。它大致經(jīng)歷了三個發(fā)展階段：直接模擬式頻率合成技術、間接模擬式頻率合成和直接數(shù)字頻率合成[1]。1971年，美國學者J. Tierney等人就提出了直接數(shù)字頻率合成（DDS）的概念[2]，這是一種基于波形存儲的頻率合成技術，采用全數(shù)字化實現(xiàn)，它具有無可替代的優(yōu)勢，主要有：頻率分辨率高，切換時間短，相位變化連續(xù)，易于產(chǎn)生各種調制信號[3]。

不同的應用領域，對DDS的性能有不同的要求。當把DDS用作頻綜系統(tǒng)的本振信號源時，對雜波信號的抑制要求就比較高，在60 dB甚至70 dB以上；當把DDS用于雷達目標模擬源的基帶信號產(chǎn)生時，除了對雜波抑制有一定的要求外，對基帶信號的帶寬也有很高的要求。

現(xiàn)某雷達目標模擬源要求基帶信號頻率在400～700 MHz范圍內，雜波抑制不小于50 dBc，頻率分辨力小于0.5 Hz，相噪指標不大于-110 dBc/Hz@10 kHz。

1 并行DDS原理

傳統(tǒng)的單路DDS的原理框圖如圖1所示，在系統(tǒng)時鐘的作用下，相位累加器對頻率控制字進行線性累加，取其高W位做相幅轉換，得到D位數(shù)字序列輸出，再通過數(shù)/模轉換器和低通濾波器后得到平滑的正弦波，這就是DDS的原理[4?6]。

DDS的原理

傳統(tǒng)DDS的局限性在于輸出頻率有限。由奈奎斯特采樣定理可知，DDS的最高輸出頻率應該是系統(tǒng)時鐘頻率的一半[7]，考慮到后續(xù)濾波器的設計壓力，工程上一般認為最高輸出頻率為系統(tǒng)時鐘[8]的40%。而系統(tǒng)時鐘由于受DDS算法和芯片工藝水平限制，很難大幅提升，目前市場上主流的DDS芯片系統(tǒng)時鐘頻率在1 GHz左右。

2010年，劉科等提出并行存儲和多DAC偽插值的概念，解決存儲器、累加器和數(shù)/模轉換器的速度限制[9]。隨著微電子工藝水平的發(fā)展以及集成化程度的不斷提高，數(shù)/模轉換器的工作速度越來越快，加快了高速數(shù)字信號處理的發(fā)展，而存儲器和累加器依然的速度依然限制著DDS的應用。

并行多路DDS是在傳統(tǒng)的單路DDS和并行存儲、多DAC偽插值的基礎上做了進一步的改進，即將多路DDS的相幅轉換輸出做并/串轉換后再送往高速數(shù)/模轉換器，經(jīng)低通濾波后即可。

以四路并行DDS為例，其相位累加和相幅轉換。其中P表示某時刻的初始相位，K為頻率控制字。

四路并行DDS時序圖

m路并行DDS原理框圖其中相位累加器、N位加法器和相幅轉換器的工作時鐘均為系統(tǒng)頻率的m分頻，只有并/串轉換和數(shù)/模轉換是工作在系統(tǒng)時鐘頻率，這樣就減輕了相位累加器和相幅轉換的工作壓力。

m路并行DDS原理框圖

設多路DDS輸入時鐘為[fs]，輸入的頻率控制字為K，則可得輸出頻率[fo]：

[fo=1m?2NK?1fs=Km2N?fs] （1）

式中：[K=m，2m，3m，4m，…]。

單路DDS的輸出頻率：

[fo=12NK?1fsm=K2N?fsm] （2）

即系統(tǒng)時鐘頻率為[fs]、累加器位數(shù)為N的單路DDS等效于系統(tǒng)頻率為[fsm]、累加器位數(shù)為N的m路DDS，它們的輸出頻率相同，改變的只是等效時鐘頻率和頻率控制字。

2 方案設計及結果分析

目前各大芯片制造廠商相繼推出采用先進CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片。以AD9912為例[10]，由于采用48位相位累加器，其頻率分辨力達到4 μHz，同時相位分辨力和幅值分辨力分別為19和14位，具有很好的雜波抑制水平，在頻蹤系統(tǒng)中被廣泛采用。由于AD9912的系統(tǒng)時鐘為1 GHz，其最大輸出頻率只有400 MHz，不滿足本課題要求。

隨著微電子技術的不斷進步，可編程邏輯器件的功能越來越強大。本課題采用FPGA+DAC的方式產(chǎn)生寬帶信號。

系統(tǒng)框圖

從射頻接口輸入的2 GHz時鐘信號首先進入高速DAC芯片，四分頻后輸出給FPGA芯片，再經(jīng)過二分頻即得到250 MHz的時鐘，即為FPGA的主時鐘。在FPGA內部，8路DDS信號做并/串轉換，然后再與源同步時鐘一起進入高速DAC，經(jīng)過低通濾波后輸出所需的400～700 MHz的信號。

FPGA內部實現(xiàn)的相位累加器32位，則頻率分辨力為[2G/232≈0.47] Hz，尋址相位和DAC分辨力分別為18和14位，同時二次諧波以及鏡像均在帶外，可保證在400～700 MHz范圍內雜波抑制優(yōu)于50 dBc。

給出了兩張測試頻譜圖，雜波抑制均滿足設計要求。

輸出信號功率譜圖

輸出信號功率譜圖

3 結 語

輸出頻帶窄和雜散抑制差一直是限制DDS發(fā)展的主要因素。本文提出了多路并行DDS原理，可大大拓展輸出頻率范圍。設計的FPGA+DAC電路可實現(xiàn)輸出頻率在400～700 MHz范圍，雜波抑制優(yōu)于50 dBc，頻率分辨力小于0.5 Hz。該DDS電路同時具有接口簡單、使用靈活等優(yōu)點，可用于在雷達、電子戰(zhàn)領域的寬帶細分辨力信號產(chǎn)生。

參考文獻

[1] 溫國誼.頻率合成源的分析與實現(xiàn)技術的研究[D].西安：西安電子科技大學，2008.

[2] TIERNEY J， RADER C， GOLD B. A digital frequency synthesizer [J]. IEEE Transactions on Audio and Electroacoustics， 1971， 19（1）： 48?57.

[3] 喻峰.基于FPGA的低相噪DDS的設計與實現(xiàn)[D].哈爾濱：哈爾濱工業(yè)大學，2007.

[4] 李明斌.直接數(shù)字頻率合成的原理及頻譜特征分析[J].電訊技術，1995，8（4）：16?22.

[5] 王晨.基于DDS的信號產(chǎn)生技術研究[D].西安：西安電子科技大學，2010.

[6] 殷雷，金海軍，李映雪，等.基于DDS的高精度函數(shù)信號發(fā)生器的研制[J].現(xiàn)代電子技術，2009，32（1）：68?69.

[7] 汪詩洋.一種擴展DDS輸出帶寬的新方法[J].艦船電子對抗，1999（2）：26?27.

[8] 呂捷.S波段低雜散高速跳頻頻綜的設計[D].成都：電子科技大學，2007.

[9] 劉科.高速任意波形合成關鍵技術研究[D].成都：電子科技大學，2010.

[10] Analog Devices. AD9912： 1 GPRS direct digital synthesizer with 14?bit DAC[EB/OL]. [2010?06]. http：//www.analog.com/en/rfif?components/direct?digital?synthesis?dds/ad9912/products/product.html.

[11] 牛耕，陳思宇，于繼翔.基于DDS技術的正弦交流信號源的設計[J].現(xiàn)代電子技術，2012，35（3）：52?56.

[12] 曾菊容.基于FPGA和DDS技術的任意波形發(fā)生器設計[J].現(xiàn)代電子技術，2010，33（24）：98?100.