干擾時序控制模塊中射頻濾波器的改進

劉 禹

（船舶重工集團公司723所，揚州 225001）

0 引 言

干擾時序控制模塊是引導式雷達有源干擾設備的重要組成之一，能提供各種與目標雷達脈沖同步的干擾時間窗口，從而使雷達有源干擾設備可在時域上對多批威脅目標進行有限干擾資源的合理分配，實現對多批不同射頻、不同方位和不同類型的威脅目標同時進行有效的干擾。干擾時序控制模塊一般由多參數數字濾波器和重頻跟蹤器組成。首先多參數數字濾除器根據電子偵察設備對雷達信號的分選結果對來自接收機的密集雷達脈沖流進行方位、頻率、脈寬、脈幅等多參數濾波，將欲跟蹤的雷達脈沖分離出來。然后重頻跟蹤器利用可變計時器進行時域相關處理，形成各種預到達波門輸出［1］。

1 存在的不足

在多參數數字濾波器中，射頻濾波器是最重要的濾波器。在頻率、方位、脈寬、脈幅等測量值中，接收機測得的頻率值比較穩定、可靠，較能反映雷達輻射信號的特征。所以干擾時序控制模塊通常單獨使用射頻濾波器或加上其它濾波器對雷達脈沖進行濾波分離。過去的射頻濾波器由1組上、下限比較器構成，下限比較器裝訂的參考值是雷達信號射頻帶寬的最小值，上限比較器裝訂的是最大值。雷達脈沖流經過射頻濾波器時，射頻參數在上、下限之間的通過，其余濾除。經過濾除、稀釋后的雷達脈沖信號送入重頻跟蹤器進行時域跟蹤。

圖1 上下限比較射頻濾波器工作原理圖

當雷達信號射頻帶寬較大時（如捷變頻雷達），射頻濾波器的裝訂上、下限間距也相應增大，如果在某些情況又不能結合其它濾波器進行濾波，會使送入重頻跟蹤器的雷達脈沖混雜其它頻段接近的非目標雷達信號，導致重頻跟蹤器受到干擾，輸出的預到達波門時域上偏離目標，影響了干擾效果。

另外，在跟蹤過程中，若雷達的方位、頻率發生變化，則干擾時序控制模塊根據電子偵察設備的分選結果進行濾波參數更新。由于電子偵察設備對雷達輻射源的參數更新是通過積累一定數量雷達脈沖后通過分選算法獲得的，因此，一般參數更新滯后于雷達輻射源的實際變化，導致干擾時序控制模塊不能穩定跟蹤目標，影響了干擾效果。

所以，干擾時序控制模塊的射頻濾波器需提高精細化濾波能力，實現射頻濾波參數自動修正功能。

2 改進的方法

隨著電子工業技術的快速發展，現場可編程門陣列（FPGA）在信號處理領域的應用越來越廣泛。利用FPGA內的塊隨機存儲器（BLOCK RAM）資源構造一個簡單雙口隨機存儲器（DPRAM）替代原來的上下限比較器，可以提高濾波器精細化濾波的能力［2］。以處理1組14位二進制數的射頻（RF）碼為例。如果RF的最小量化單位為1 MHz，每個RF轉換為十進制的數值即為該雷達脈沖的射頻值，可假設該雷達有8 000 MHz和8 100 MHz 2個工作射頻。設計1個存儲位寬為1位，存儲深度為16 384（214）的DPRAM，端口A為RF濾波參數裝訂口，其中ADDRA［13∶0］為端口A的14位地址總線，DINA為1位數據總線，WEA為寫使能信號，CLKA為寫時鐘。RF濾波參數裝訂時，要濾波通過的RF碼，以該數值為地址，向DPRAM寫入數據“1”；要濾除的RF碼，以該數值為地址，向DPRAM數據位寫入數據“0”。

本例中，以8 000和8 100為地址值，寫入“1”，其余0～16 383內的地址值上都寫入“0”。端口B為RF比較和結果輸出口。其中ADDRB［13：0］為端口B的14位地址總線，ENB為讀使能信號，CLKB為讀時鐘，DOUTB為讀數據輸出。RF比較時，以接收機輸出的RF碼為地址，RF＿READY信號為讀使能，不斷讀取DPRAM相應地址的數據。本例中，若RF碼是8 000或8 100，且對應的RF＿READY有效，則DOUTB輸出值為“1”，表明該RF碼與裝訂值一致，該雷達脈沖可通過射頻濾波。若RF碼不是上述兩值，DOUTB輸出值為“0”，表明該RF碼與裝訂值不一致，該雷達脈沖被濾除。

圖2 DPRAM射頻濾波器工作原理圖

DPRAM射頻濾波器和上下限比較射頻濾波器相比，具有參數裝訂靈活，頻點個數無限制，可進行精細比較等優點；但是由于采用了同步時序電路，處理延時要比采用異步組合電路的上下限比較射頻濾波器大。

對于干擾時序控制模塊而言，濾波輸出延時增加會導致重頻跟蹤器部分波門（如瞄頻波門）輸出延時增加，影響對窄脈沖的瞄頻精度，進而影響雷達有源干擾設備干擾效果。所以必須對2種射頻濾波器處理延時進行量化分析，以確定DPRAM射頻濾波器是否實用。現以XILINX公司的SPARTAN－6系列FPGA XC6SLX150T－FGG9003I為例，通過時序仿真，計算DPRAM射頻濾波器的處理延時［3］。FPGA開發軟件為ISE 12.4，仿真軟件為 Model－Sim SE PLUS 6.5。首先在開發軟件中用VHDL語言編寫1個包含上下限比較射頻濾波器和DPRAM射頻濾波器的驗證工程。DPRAM射頻濾波器的設計通過Block Memory Generator工具生成1個位寬1位、深度為16 384的DPRAM并加入工程。為驗證工程還須編寫測試激勵程序，模擬對濾波器的參數裝訂過程以及雷達脈沖的射頻數據流。從最接近實際情況考慮，選擇布線后時序仿真對2種濾波器的性能和延時情況進行比較。圖3～5為仿真情況，其中rf＿pass0是上下限比較射頻濾波器的輸出信號，rf＿pass1是DPRAM射頻濾波器的輸出信號。

仿真時，通過多次調整測試激勵程序中輸入信號和DPRAM的讀時鐘頻率，可以得出2個結果：（1）上下限比較射頻濾波器的輸出延時不隨輸入信號的變化而變化，始終約為8.34 ns。這是因為上下限比較射頻濾波器由異步組合電路構成，布局布線固化后，延時和時鐘無關。（2）DPRAM射頻濾波器的輸出延時隨輸入信號的和讀時鐘頻率的變化而變化（測試數據見表1），但總的變化范圍不大。這是因為DPRAM射頻濾波器由同步邏輯電路構成，布局布線固化后，延時和邏輯延時、互連延時、管腳延時等相關。時鐘頻率的變化只是其中的一部分，所以提高讀時鐘頻率并不能明顯降低系統延時。將2種濾波器相比較，DPRAM射頻濾波器處理延時較大，但通過提高時鐘頻率的方法，可以將增加的最大延時控制在8.5 ns。改進后的干擾時序控制器波門輸出延時增加有限，對如瞄頻精度等設備性能影響很小。所以，DPRAM射頻濾波器在參數設置的靈活性和準確性上有很大提高，能夠實現精細化濾波的功能，可以取代下限比較射頻濾波器。

圖3 兩種射頻濾波器時序仿真圖

圖4 上下限比較射頻濾波器輸出延時時序仿真圖

圖5 DPRAM射頻濾波器輸出延時時序仿真圖

表1 DPRAM射頻濾波器輸出延時測試值

3 進一步改進

在精細化濾波的基礎上，采用雙路并行DPRAM射頻濾波器，可以實現射頻濾波參數的跟蹤和自動修正。干擾時序控制模塊工作時，先在射頻濾波器1中裝訂粗略的參數，或僅使用其它濾波器的輸出進行重頻跟蹤。射頻濾波器2中不裝訂參數，其DPRAM存儲區清零。重頻跟蹤器只接收射頻濾波器1或其它濾波器輸出信號。此時，重頻跟蹤器由于濾波輸出信號的質量不高，不能連續穩定跟蹤。而在重頻跟蹤器能穩定跟蹤的時段內，將輸出波門反饋到射頻濾波器2中，作為DPRAM的寫入信號，以此時雷達脈沖流中RF碼數值為地址，向DPRAM寫入數據“1”。通過這種方法，不斷將跟蹤上的雷達脈沖的射頻參數裝訂到射頻濾波器2的DPRAM中。射頻濾波器2裝訂的頻點數量達到或超過射頻濾波器1的頻點數量后，重頻跟蹤器改為接收射頻濾波器2的輸出而不是射頻濾波器1的。重頻跟蹤器繼續自動裝訂射頻濾波器2的參數，直到所有頻點都已經寫入濾波器。射頻濾波器2的濾波參數是實時裝訂且不斷更新的，輸出的濾波信號更加完整準確。這樣確保重頻跟蹤器穩定跟蹤，提高了干擾效果，同時射頻濾波器2的參數可以輸出，由此可計算出頻率捷變雷達的中心頻率和捷變范圍，提高了雷達有源干擾的頻率干擾的準確度。

圖6 雙路并行DPRAM射頻濾波器工作原理圖

4 結束語

改進后DPRAM射頻濾波器目前已成功運用到多個新研項目的干擾時序控制器中，工作穩定，性能較原有設計有較大提高。隨著包括本文所述在內的干擾時序控制器一系列改進的應用，干擾時序控制器輸出波門更加穩定準確，雷達有源干擾設備的干擾效能得到進一步的提高。

［1］阿達米.電子戰原理與應用［M］.北京：電子工業出版社，2011.

［2］黃智偉.FPGA系統設計與實踐［M］.北京：電子工業出版社，2005.

［3］孫航.Xilinx可編程邏輯器件的高級應用與設計技巧［M］.北京：電子工業出版社，2004.