數控低中頻交流電流源的設計與實現

劉修文 張昌華 孟勁松

(1.電子科技大學電力系統廣域測量與控制四川省重點實驗室 成都 611731;2.電子科技大學能源科學與工程學院 成都 611731)

0 引 言

在實際的功率應用中，不僅僅需要穩定的電壓信號。在某些電磁轉換的應用場合，更多的時候會需要穩定、準確的電流信號。傳統的模擬電流源，優點是信號平滑，穩定。缺點是實時性差，不易控制，在一些高精度磁場測量應用中難以實現多方面的功能。本文介紹了一種基于FPGA 的任意波形電流源，不僅具有成本低，結構簡單等特點，而且具有多路輸出，可選擇性強，通過對FPGA 內數據的修改即可自定義輸出波形，方便靈活。

FPGA 即現場可編程邏輯門陣列，在可編程邏輯器件快速發展的今天已經成為在各領域廣泛應用。其應用領域已經從原來的通信擴展到消費電子、汽車電子、工業控制、測試測量等廣泛的領域。而應用的變化也使其近幾年的演進趨勢越來越明顯:一方面，FPGA 供應商致力于采用當前最先進的工藝來提升產品的性能，降低產品的成本;另一方面，越來越多的通用IP(知識產權)或客戶定制被引入IP 中，以滿足客戶產品快速上市的要求。

1 系統構成

本文采用FPGA 作為主控器件，由外部晶振控制，向D/A 轉換器TLC5615 串行發送波形數據。再由D/A 將電壓波形送入功率放大的壓控電流源。通過濾波等部分，最后得到功率電流輸出。該電流源電路系統框圖如圖1 所示。

在數字部分，每一路波形通道都由不同的串行D/A 控制，以保證不會在切換通道時候由于時序冒險產生毛刺。各路通道的波形，采樣率，均可自行定義。由于該D/A 轉換器輸出自帶電壓跟隨，信號驅動能力較強，得到波形以后，可直接送入調理電路，經過信號放大與反饋，在一定負載范圍內產生穩定的電流。

該電流源電路的靈活性在于:對于常用頻率和波形，通過模擬開關調節即可輸出。而對于其他頻率，或其它任意波形的情況，則可通過修改FPGA 代碼中的參數即可。下面從硬件電路、控制程序設計等方面分別對這幾個關鍵環節進行介紹。

圖1 系統框圖

2 數字電路設計

2.1 數字電路硬件設計

數字電路部分，采用Altera 公司的低成本FPGA 芯片cyclone II 系列的EP2C8Q208I8 作為主控器件，與3 片TLC5616 相連.之所以用3 片D/A 芯片而不用單純的開關切換，是為了保證在同一時刻有多路信號輸出，從而滿足不同的需求。通過控制繼電器來切換輸出通道。從而保證在任意時刻，3 片TLC5615 都在正常工作，但有且僅有一路信號的輸出。這里首先介紹TLC5615。

2.2 TLC5615 介紹

TLC5615 是美國德州儀器推出的D/A 轉換芯片，串行輸入接口，輸出為電壓型，最大輸出電壓是基準電壓值的兩倍。帶有上電復位功能，即把DAC 寄存器復位至全零。性能比早期電流型輸出的DAC 要好。只需要通過3 根串行總線就可以完成10 位數據的串行輸入，易于和工業標準的微處理器或微控制器(單片機)接口，適用于電池供電的測試儀表、移動電話，也適用于數字失調與增益調整以及工業控制場合。

在本設計中，輸出波形的峰峰值為5 V，故選取REFIN為2.5 V，VDD 為5 V。該芯片的時序如圖2 所示。

圖2 TLC5615 時序圖

當CS 信號為低時，在每一個SCLK 的上升沿將串行波形數據DIN 存入移位寄存器。CS 的上升沿將移位寄存器的有效數據鎖存于10 位DAC 寄存器，供DAC 電路進行轉換。需要注意的是，CS 的上升沿和下降沿都必須發生在SCLK 的低電平。

2.3 數字電路程序設計

FPGA 內部采用逐個描點，即通過逐點輸出電壓的方式，用足夠多的階躍波還原出原波形。波形數據存儲在FPGA 內部，以正弦波為例。由于是低頻，每個周期選取250 個點，如圖3 所示。用正弦波數據等間距的描出一個周期內的點，再根據所需要的頻率，用FPGA 分頻時鐘信號以后，用 CS 端控制，以串行的方式從 DIN 端送入TLC5615。

圖3 正弦波等間隔采點

在FPGA 的控制下，CS 為低電平期間，一共有12 個SCLK 脈沖，其中后2 位作為移位寄存器的填充位，可取任意值。前10 位則是由高到低的波形點的值，由二進制表示。TLC5615 數據輸入值是從0 到1023，輸出模擬電壓值是0～2VDD，也就是0～5 V。所以該芯片的精度為5 V/1024=4.883 mV。

本設計采用的是逐個描點法，如圖4 所示，在CS 為低電平期間，一共有12 個SCLK 的上升沿脈沖，故進入移位鎖存器的12 為數據DIN 為0000010101(00)(二進制)，后兩位為填充位。在CS 的上升沿，12 為數據的前10 為有效位0000010101(二進制)被鎖存于DAC 寄存器，用作模擬輸出。圖中的模擬電壓輸出值為0000010101/1111111111(二進制)* 5(十進制)=(21/1023)* 5=0.102 V。

圖4 FPGA 控制TLC5615 時序

在下一個電壓點輸出之前，輸出電壓會保持原來的值。依此類推，在描出250 個點以后，得到的就是一個周期的正弦波階梯電壓信號。在4 Hz 下，每周期250 個采樣點已經足夠恢復原正弦波形，再經過一階RC 濾波，就可以輸出一條平滑的正弦波。

在FPGA 中的具體代碼操作如下:

將輸入時鐘(通常為10 MHz 或50 MHz，若需要提高輸出波形的頻率，可將輸入時鐘用鎖相環倍頻)分頻。分頻后的SCLK 頻率為波形信號頻率* 信號周期采樣點數×20。之所以選取20，是因為單個描點周期至少需要12 個數據輸入時鐘，再加上CS 為高電平的轉換時間，為了取整數方便計算，故此處用20 個SCLK 作為一個點。在本例中，信號周期為4 Hz，單周期采樣點為250，故每個點的保持時間為1/(4* 250)=1 ms，再分為20 個SCLK 時鐘，則單個SCLK 的時間為50 μs，即頻率為20 kHz。

在20 個SCLK 為一個點大時鐘和CS 為低，的條件下，SCLK 的上升沿作為數據的有效輸入，因此需要CS 的占空比為12/8，即在10 個有效數據位和2 個填充位以后，會有8 個SCLK 時鐘的高電平保持時間。其中的10 個有效數據位會從ROM 中提取，依次輸出。

RST 是作為FPGA 的復位信號，在此設為每秒鐘復位一次。

波形點數據提前儲存在ROM 中，以1111111111 為滿幅，0000000000 為零電平，列出前π/2 的數據以供參考。(以下數據均通過正弦波生成器獲得，精度為10 位二進制)

01FFH 020CH 0219H 0226H 0232H 023FH 024CH 0259H 0265H 0272H 027EH 028BH 0297H 02A3H 02AFH 02BBH 02C7H 02D3H 02DFH 02EAH 02F5H 0301H 030CH 0316H 0321H 032CH 0336H 0340H 034AH 0354H 035DH 0366H 036FH 0378H 0381H 0389H 0391H 0399H 03A1H 03A8H 03AFH 03B6H 03BCH 03C2H 03C8H 03CEH 03D3H 03D8H03DDH 03E1H 03E5H 03E9H 03EDH 03F0H 03F3H 03F5H 03F8H 03FAH 03FBH 03FDH 03FDH 03FEH 03FEH。

2.4 數字緩沖電路

在FPGA 和D/A 之間設置一個電平緩沖，將FPGA 的輸出3.3 V 轉為5 V高電平。此處選用SN74ALVC164245DGGR，這是一款在5 V 和3.3 V 電平之間轉換的芯片。由于信號是單向傳輸，即從FPGA 傳到DA，只需要將3.3 V 高電平轉換為5 V，故外圍電路如圖5配置。

經過轉換以后，5 V 的電壓可以驅動TLC5615 進行DA轉換。

3 模擬電路設計

模擬電路分為兩個部分:信號調理和反饋輸出部分。

3.1 信號調理電路

對D/A 給出的波形信號要做偏置，穩壓和衰減處理。D/A 輸出的信號是在0～+5 V 之間，為輸出標準的正弦波信號，先將模擬部分的輸入信號加上－2.5 V 的偏置，使其變成－2.5 V～+2.5 V 的正弦電壓信號。電路如圖6所示。該電路實質上是一個減法器，即通過TL431 的2.5 V穩壓輸出，將信號值減去2.5 V。

經過RC 濾波器以后，由電壓跟隨器做緩沖，跟隨器采用的運放是TL082。由于電壓跟隨器輸入阻抗很大，輸出阻抗很小，輸出電壓受負載的影響小，其輸出是一個理想的電壓信號源。

由于TL082 電壓調節范圍較小，精度較高，故將幅值為2.5 V 的信號作50 倍衰減，進入后級運放的電壓幅值為±50 mV。后級運放驅動MOS 管導通，從而根據負載大小控制輸出電壓。

3.2 反饋輸出電路

由于功率電流是由外部電壓源給出的，故通過控制外部電壓源開關的通斷來控制輸出電流。如圖7 所示，右端接負載。為減小功耗，采樣電阻取值為0.13 Ω。MOS 管供電電壓40 V，在有效值1 A 的電流下，所允許接的最大負載為20 Ω。

此處采用電壓控制MOS 管的導通率，當負載增大時，輸出電流減小，采樣電阻上的電壓減小，反饋到TL082 第2腳即負向端的電壓不變，而正向端電壓，即第3 腳的電壓會增大，從而導致運放輸出的電壓增大，驅動MOS 管的電壓也就相應增加。圖5 中的IRF9540 導通率增加，另一個MOS 管IRF540 導通率降低，輸出到負載的電壓增大，采樣電阻上的電壓減小，負反饋電壓減小。由于輸入電壓是穩定的，運放TL082 的輸出會增大，輸出電壓就會增大，從而電流也相應的增大，達到用電壓控制穩定電流的效果。

圖7 壓控電流源反饋電路

由圖8 可以看出，在阻值較小時(一般為15 Ω 以下)，電流精度較高，阻值變大，電流值下降，這是因為MOS 門級有漏電流，電壓越大，功率電源提供的電流會越多的從門級流失。硬件上可通過放大反饋信號來減小誤差;若用在測試中，可以通過軟件修正。

圖8 負載阻值與負載電壓關系

該電路在Multisim 里的仿真效果如圖9 所示。黃色為輸入電壓波形，藍色為負載上的電壓波形。

圖10 為實際電路上的調試結果，負載為10Ω，MOS 管供電電壓為30V。

4 結 論

和傳統的交流恒流源不同，采用本文介紹的設計方法所研制的恒幅交流電流源，具有壓控電壓任意，輸出波形靈活性強的特點，對于任何能用有限波形采樣點描出的波形都可以將波形數據傳輸給FPGA，FPGA 驅動DAC 來完成準確的電流輸出。且可以輸出多路同步信號，對于常用的波形，在代碼中已有儲存，使用方便，穩定。

在本例中，將信號頻率，波形數據修改以后的輸出，如100 Hz 的方波，500 Hz 的正弦波等，電流也有較高的精度。

在功放部分，只需要調整信號的衰減倍數，即可得到不同的幅值。若需要在最大功率上繼續增大功率，或者加在更大的負載上，可選用更大允許功率的三極管或MOS管，同時提升功率電源電壓，實現信號的調性。

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