基于FPGA的感應測井數據采集電路設計*

李婷蘭 葉 欣

(西安石油大學光電油氣測井與檢測教育部重點實驗室 西安 710065)

0 引 言

感應測井儀是一種以電磁感應原理為基礎的測井儀器，通過對交變電磁場的特性研究來反映介質電導率。在實際應用中很快發現，感應測井在水基泥漿尤其是淡水泥漿井中比普通電阻率測井優越，發展至今，已成為一種用來測量低到中等電阻率地層的基本電阻率儀器。本文設計的數據采集系統是該測井儀的重要組成部分之一，設計主要實現對7 道數據的采集，及數據的串并轉換。

1 系統設計總體方案

本系統的主要任務是完成對感應、聚焦及輔助道總共7 路模擬信號的采集，并進行相應的后續處理后，通過電纜傳輸到地面系統;同時產生整個感應測井系統的控制信號，用以協調本數據采集系統和其他系統的聯合工作。本文提到的感應測井儀采用DSP+FPGA 的結構進行設計，此數據采集系統也是圍繞這個結構核心設計的。采用Xilinx 公司的FPGA 芯片XCS40XL－4PQ208 進行系統的邏輯控制模塊設計;用TI 公司的32 位浮點型TMS320VC33 芯片對采集到的數據進行井下與處理，同時也方便系統的軟件升級。系統的總體設計框圖如圖1 所示。在實際測井中，感應測井所測量的信號幅度為毫伏級，所以輸入A/D 的信號都是通過放大調理的。

圖1 系統總框圖

在圖1 中，FPGA 是本系統的核心控制器，XCS40XL－4PQ208 芯片內有豐富的RAM 資源，系統門高達40 000 門，內部邏輯單元達1862 個，可用的最大I/O 管腳數為224個，采用3.3 V 內核電壓，功耗低，能夠支持高達250 MHz的雙向I/O 接口，用256 ×16 位RAM 時最大訪問頻率可達212 MHz。系統中所有涉及到工作狀態和時序控制的電路均共用10.24 MHz 的同一時鐘源，這樣可有效地抑制時間基準的不一致而帶來的時序混亂。主通道的A/D 芯片采用AD974，AD974 是CMOS、4 通道、分辨率為16 位，最高采樣率為200 KSPS 的模數轉換器(ADC)，可以實現與FPGA的無縫連接，從而降低系統的復雜度。同時系統經過對數據的編碼后通過電纜向地面傳輸數據以及接受地面系統發向井下的命令。

2 硬件電路設計

2.1 FPGA 內部邏輯設計

井下一幀數據的周期為16 個儀器工作狀態時間50.4 ms，每個50.4 ms 中的30 ms 用于數據采集，20.4 ms用于數據處理。采集的數據包括雙感應A 道和B 道、聚焦0、1、2、3 道以及輔助道。FPGA 主要實現與DSP、感應道ADC、聚焦道ADC、輔助道ADC 和模擬開關之間的接口邏輯、時序控制以及對采集信號的串轉并，同時產生感應測井系統其他一些控制信號。FPGA 的內部功能框圖如圖2所示。

圖2 FPGA 內部功能框圖

2.2 A/D 轉換電路

本文中的所有ADC 均采用AD974。A/D 轉換器作為數據采集的核心器件，其性能直接影響到整個系統的測量精度和分辨率。現有的A/D 轉換芯片種類很多，其中Flash A/D 轉換器的轉換速度很高，但分辨率較低;Sigma－Delta A/D 轉換器的轉換精度很高，但轉換速度比較低;逐次逼近型A/D 轉換器的轉換速度和分辨率介于兩者之間，適用于中速率采樣而分辨率要求較高的場合。因此，按照高分辨率感應測井儀地面系統的性能要求，感應信號采樣率要在320 KSPS 以上，中、深感應測井信號經信號調理后為0～10 V 的電壓信號，要求其分辨率在305 μV，故選用16 位逐次逼近型的模數轉換器，即使信號為滿量程時，也能滿足其分辨率的要求。

2.3 感應道ADC 接口設計

圖3 AD 與FPGA 接口電路

2.4 聚焦及輔助道ADC

根據AD974 的時序和測井儀器工作狀態的要求，采用底層模塊VHDL 和頂層原理圖結合設計出的ADC 采樣中斷產生硬件原理圖，如圖4 所示。

3 采集系統的仿真驗證

4 結 論

本文以FPGA 和AD974 為設計核心，設計了16 位高分辨率數據采集電路，給出了FPGA 與AD974 的接口設計和內部邏輯和時序控制設計。結果表明:該采集系統的最大采樣頻率為320 KSPS，采集命令和采集時序由FPGA 控制，最終采集數據以二進制形式緩存在FPGA 中，串轉并之后通過并行接口傳輸給DSP 以待數據處理。該采集電路以成功應用于高分辨感應測井儀的室內試驗研究項目中，獲得良好的實驗效果。

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